半導体装置および半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (3件)：高松猛 , 市川利光 , 橋本公秀
公報種別：公開公報
出願番号（国際出願番号）：特願2004-329371
公開番号（公開出願番号）：特開2005-101641
出願日： 2004年11月12日
公開日（公表日）： 2005年04月14日
要約：

【課題】配線等の制約を受けることなく所望の位置にキャパシタを形成して電源ノイズ対策を効率的に行うことができ、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを構成する。【解決手段】プロセス技術の微細化に伴って大きな容量を持つようになった配線間(M11およびM12間)容量およびスルーホール間(B11およびB12間)容量を利用して、付加容量またはキャパシタを形成する。例えば、スイッチングノイズ等が発生する箇所の近傍にも付加容量を容易に形成することができ、電源ノイズ対策を効率的に行い得る。また、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを、他のデバイスと同一のプロセスで特別な工程を追加することなく形成することが可能である。【選択図】図1

請求項（抜粋）：

基板表面に形成された第1の導体層と、前記第1の導体層に近接し、かつ絶縁膜を介して前記第1の導体層と電気的に分離せしめられた第2の導体層とを含み、前記第1および第2の導体層との間で前記第1および第2の導体層の厚さ方向に沿って所望の付加容量を形成するように、前記絶縁膜の誘電率に応じて、前記第1および第2の導体層の間隔が決定され、前記第1および第2の導体層が、前記絶縁膜の少なくとも一部を貫通するように形成されたスルーホール内に充填された導体層で構成され、前記第1および第2の導体層をそれぞれ第1および第2の電位に接続し、前記第1の導体層と前記第2の導体層との間に介在する前記絶縁膜によって前記スルーホールの深さ方向に沿った縦型キャパシタを構成したことを特徴とする半導体装置。

IPC (6件)：

H01L21/822 , H01L21/3205 , H01L21/768 , H01L21/8234 , H01L27/04 , H01L27/06

FI (6件)：

H01L27/04 C , H01L27/04 D , H01L27/06 102A , H01L21/88 Z , H01L21/90 C , H01L21/90 M

Fターム (63件)：

5F033HH04 , 5F033HH08 , 5F033HH13 , 5F033HH19 , 5F033HH25 , 5F033JJ08 , 5F033KK01 , 5F033MM01 , 5F033NN34 , 5F033PP09 , 5F033PP15 , 5F033QQ09 , 5F033QQ16 , 5F033QQ25 , 5F033QQ37 , 5F033QQ58 , 5F033QQ65 , 5F033RR04 , 5F033RR06 , 5F033RR09 , 5F033RR11 , 5F033SS11 , 5F033SS21 , 5F033TT04 , 5F033TT08 , 5F033UU03 , 5F033VV03 , 5F033VV07 , 5F033VV10 , 5F033XX03 , 5F033XX33 , 5F038AC05 , 5F038AC20 , 5F038BH09 , 5F038BH10 , 5F038BH19 , 5F038CA01 , 5F038CA10 , 5F038CA13 , 5F038CD02 , 5F038CD03 , 5F038CD13 , 5F038CD14 , 5F038CD18 , 5F038DF12 , 5F038EZ06 , 5F038EZ13 , 5F038EZ14 , 5F038EZ15 , 5F038EZ20 , 5F048AA01 , 5F048AC01 , 5F048AC10 , 5F048BA16 , 5F048BB01 , 5F048BB05 , 5F048BC06 , 5F048BF02 , 5F048BF03 , 5F048BF07 , 5F048DA25 , 5F048DA27 , 5F048DA30

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