特許
J-GLOBAL ID：200903078783523943
CMOSバッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平6-243379
公開番号（公開出願番号）：特開平8-084063
出願日： 1994年09月12日
公開日（公表日）： 1996年03月26日
要約：
【要約】【目的】 同時スイッチングノイズを低減しながら、電源電圧が低下した時に動作速度低下を来さないようにしたCMOSバッファ回路を提供する。【構成】 第1のゲート回路11は、NMOSトランジスタQN12 のソース側にクランプ用NMOSトランジスタQN13 が設けられ、これにスイッチ用NMOSトランジスタQN14 が並列接続される。第2のゲート回路12は、PMOSトランジスタQP22 のソース側にクランプ用PMOSトランジスタQP23 が設けられ、これにスイッチ用PMOSトランジスタQP24 が並列接続される。出力回路を構成するPMOSトランジスタQP31 とNMOSトランジスタQN31 はそれぞれ第1,第2のゲート回路11,12の出力により駆動される。スイッチ制御回路13は電源電圧が所定レベル以下になったことを検出してスイッチ用NMOSトランジスタQN14 及びPMOSトランジスタQP24 をオン駆動する。
請求項（抜粋）：
PMOSトランジスタまたはNMOSトランジスタの少なくとも一方のソース側にダイオード接続されたクランプ用MOSトランジスタが設けられた入力段CMOSゲート回路と、この入力段CMOSゲート回路の出力端子に入力端子が接続された出力段CMOSインバータと、前記クランプ用MOSトランジスタに並列接続されたスイッチ用MOSトランジスタと、電源電圧が所定レベル以下になったことを検出して前記スイッチ用MOSトランジスタをオン駆動するスイッチ制御回路とを備えたことを特徴とするCMOSバッファ回路。
IPC (5件)：
H03K 19/0175
, G11C 17/18
, H01L 27/04
, H01L 21/822
, H03K 19/003
H03K 19/00 101 F
, G11C 17/00 306 A
, H01L 27/04 M
