特許

J-GLOBAL ID：200903078803043064

半導体装置の作製方法

発明者： 山崎 舜平 ,  小山 潤 ,  北角 英人
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2000-066074
公開番号（公開出願番号）：特開2000-332257
出願日： 2000年03月10日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 動作性能および信頼性の高い半導体装置およびその作製方法を提供する。【解決手段】 駆動回路部を形成するnチャネル型TFT302にはLov領域207が配置され、ホットキャリア注入による劣化に強いTFT構造が実現される。また、画素部を形成するnチャネル型TFT304にはLoff領域217〜220が配置され、低オフ電流値のTFT構造が実現される。この時、Lov領域にはLoff領域よりも高い濃度でn型不純物元素が存在する。

請求項（抜粋）：

同一基板上に画素部及び駆動回路を含む半導体装置の作製方法において、基板上に結晶構造を含む半導体膜を形成する第1工程と、前記結晶構造を含む半導体膜に対して光アニールを行う第2工程と、前記結晶構造を含む半導体膜の前記駆動回路を形成するnチャネル型TFTとなる領域にp型不純物元素を添加してp型不純物領域(b)を形成する第3工程と、前記結晶構造を含む半導体膜の前記駆動回路を形成するnチャネル型TFTとなる領域にn型不純物元素を添加し、n型不純物領域(b)を形成する第4工程と、前記第4工程まで終了した結晶構造を含む半導体膜をパターニングして活性層を形成する第5工程と、前記活性層の上にゲート絶縁膜を形成する第6工程と、前記ゲート絶縁膜の上にゲート配線を形成する第7工程と、前記活性層に前記ゲート配線をマスクとしてn型不純物元素を添加し、n型不純物領域(c)を形成する第8工程と、前記ゲート配線をマスクとして前記ゲート絶縁膜をエッチングする第9工程と、前記nチャネル型TFTの活性層にn型不純物元素を添加し、n型不純物領域(a)を形成する第10工程と、前記pチャネル型TFTの活性層にp型不純物元素を添加し、p型不純物領域(a)を形成する第11工程と、を有することを特徴とする半導体装置の作製方法。

IPC (5件)：

H01L 29/786 ,  G02F 1/1368 ,  G09F 9/30 338 ,  H01L 21/336 ,  H04N 5/66 102

FI (5件)：

H01L 29/78 612 B ,  G09F 9/30 338 ,  H04N 5/66 102 A ,  G02F 1/136 500 ,  H01L 29/78 616 A