特許

J-GLOBAL ID：200903078805531848

データ処理システムにおける入力オペランド制御

発明者： ジャガー,デビッド,ビビアン ,  グラス,サイモン,ジェームズ
出願人/特許権者： エイアールエム リミテッド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-514373
公開番号（公開出願番号）：特表2001-501001
出願日： 1997年08月22日
公開日（公表日）： 2001年01月23日
要約：

【要約】複数のレジスタ(10)と演算ユニット(20、22、24)とを備えるデータ処理システム。プログラム命令ワードが、入力オペランドデータワードを記憶するレジスタの1つを指定するソースレジスタビット領域Snと、前記入力オペランドがNビットサイズであるか、あるいは(N/2)ビットサイズであるかを指示する入力オペランドサイズフラグと、前記入力オペランドが小さいサイズである場合にそれを記憶するのが上位ビット位置か下位ビット位置かを指示する上位/下位フラグとを備える。前記演算ユニットは、レジスタのそれぞれの半分に記憶された(N/2)ビット入力オペランドデータワードを独立に操作する並列操作プログラム命令ワードも実行できることが好ましい。

請求項（抜粋）：

操作されるべきデータワードを記憶するための、それぞれが少なくともNビット容量持つ複数のレジスタと、 プログラム命令ワードに応答して前記プログラム命令ワードが指定する演算を行う演算ユニットとを備えるデータ処理装置であって、前記演算ユニットは、 (i) 前記プログラム命令ワードに対して入力オペランド・データワードを記憶する前記複数のレジスタのソースレジスタを指定するソースレジスタビット領域と、 (ii) 前記入力オペランドデータワードがNビットサイズであるか(N/2)ビットサイズであるかを指定する入力オペランドサイズ・フラグと、 (iii) 前記入力サイズ・フラグが(N/2)ビットサイズを指定する場合に、前記ソースレジスタの上位ビット位置と前記ソースレジスタの下位ビット位置のどちらに前記入力オペランドデータワードがあるかを指示する上位/下位フラグとを備える少なくとも1つのプログラム命令ワードに応答することを特徴とするデータ処理装置。

IPC (4件)：

G06F 9/34 330 ,  G06F 9/30 370 ,  G06F 9/305 ,  G06F 9/38 350

FI (4件)：

G06F 9/34 330 ,  G06F 9/30 370 ,  G06F 9/38 350 A ,  G06F 9/30 340 E