特許
J-GLOBAL ID：200903078814026153
半導体メモリ集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-266958
公開番号（公開出願番号）：特開平6-119800
出願日： 1992年10月06日
公開日（公表日）： 1994年04月28日
要約：
【要約】【構成】比較部4は、ビット比較器41によってビット毎にランダムアクセスメモリ3の出力信号S31〜Snと期待値信号S11〜S1nとをそれぞれ比較し、そのビット比較結果信号S51〜S5nを並列データとして入力し、クロック分周・パタン発生部1の出力する制御信号S8を制御端Cに入力して直列データを出力する並列データ直列切換回路42とを備える。【効果】クロック分周・パタン発生部1の出力するビット番目信号と対応する直列データを外部で観測して、内部のランダムアクセスメモリ3の不良ビット・アドレスを特定できる。
請求項（抜粋）：
クロック信号を入力しテストパタン信号とビット期待値信号を出力するクロック分周・テストパタン発生部と、制御端にモード切換信号を入力して前記テストパタン信号およびシステム信号の一方を選択するマルチプレクサ部と、被テストメモリ部の出力信号と前記ビット期待値信号とを比較するビット比較器を有する比較部とを備え、該比較部の外部に出力する比較部出力信号を用いて前記被テストメモリ部の自己テストが行われる半導体メモリ集積回路において、前記比較部は前記ビット比較器の出力する各ビットごとのビット比較結果信号を並列入力する並列データ直列切換回路とを備え、前記クロック分周・テストパタン発生部は前記並列データ直列切換回路の制御端に制御信号を供給して直列データ信号を出力させ、かつ基準番目信号を外部に出力することを特徴をとする半導体メモリ集積回路。
IPC (2件)：
G11C 29/00 303
, G11C 29/00
