特許

J-GLOBAL ID：200903078838017902

半導体集積回路

発明者： 植田 雅彦
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-261254
公開番号（公開出願番号）：特開2000-091506
出願日： 1998年09月16日
公開日（公表日）： 2000年03月31日
要約：

【要約】【課題】 LSIの設計工数を削減するとともに、クロック信号が係わるタイミングエラーを回避する。【解決手段】 クロック信号線5の駆動回路中に、可変な遅延値を持つ遅延回路2Aと可変な駆動能力を持つ出力バッファ回路4とを設け、かつCPU6がデータを書き込むことができるレジスタ8を設け、レジスタ8に書き込まれたデータの内容に応じて、遅延回路2Aの遅延値と出力バッファ回路4の駆動能力を制御できるようにしておく。また、メモリ7上に回路のタイミングをテストするソフトウエアとテスト結果に基づいて遅延回路2Aの遅延値を制御するソフトウエアとを記憶しておき、チップの初期設定時にソフトウエアをCPU6が実行してレジスタ8にデータを書き込みクロック駆動回路を調整することで、タイミングエラーを防止する。

請求項（抜粋）：

プロセッサコアと、可変な遅延値を持つ遅延回路を有するクロック信号線の駆動回路と、前記プロセッサコアにより前記遅延回路の遅延値を設定するためのデータが書き込まれるレジスタと、前記レジスタに書き込まれたデータに応じて前記遅延回路の遅延値を制御する制御回路とを備えた半導体集積回路。

IPC (6件)：

H01L 27/04 ,  H01L 21/822 ,  G06F 1/04 301 ,  G06F 1/06 ,  G06F 1/10 ,  H03K 5/13

FI (5件)：

H01L 27/04 F ,  G06F 1/04 301 F ,  H03K 5/13 ,  G06F 1/04 312 A ,  G06F 1/04 330 A

Fターム (32件)：

5B079CC02 ,  5B079CC08 ,  5B079CC14 ,  5B079DD06 ,  5B079DD08 ,  5B079DD13 ,  5B079DD20 ,  5F038BH19 ,  5F038CD06 ,  5F038CD07 ,  5F038CD08 ,  5F038CD09 ,  5F038DF01 ,  5F038DF04 ,  5F038DT02 ,  5F038DT10 ,  5F038DT12 ,  5F038DT17 ,  5F038EZ10 ,  5F038EZ20 ,  5J001BB00 ,  5J001BB02 ,  5J001BB05 ,  5J001BB08 ,  5J001BB09 ,  5J001BB12 ,  5J001BB13 ,  5J001BB20 ,  5J001BB23 ,  5J001DD01 ,  5J001DD03 ,  5J001DD09