特許

J-GLOBAL ID：200903078948966551

差動チョッパ型CMOS比較器

発明者： 塚本 三六
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-013362
公開番号（公開出願番号）：特開平5-206756
出願日： 1992年01月28日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】差動チョッパ型CMOS比較器に関し、回路構成が小さく低消費電力で高精度なCMOS比較器を提供することを目的とする。【構成】差動チョッパ型CMOS比較器においては、リセット動作と比較動作とを切り換え、入力電圧Vinと基準電圧Vref の大小を比較する。オフセット補正回路21は、差動チョッパ型CMOS比較器に対してカレントミラー回路によって結合され、差動チョッパ型CMOS比較器のオフセットをリセット動作において記憶し、比較動作においてオフセット分を打ち消して差動チョッパ型CMOS比較器の出力を補正する。ストローブラッチ回路22は、オフセット補正回路21の出力電流の変化に応じて入力電圧Vinと基準電圧Vref の大小に対応するハイ・ローレベルの電圧をラッチする。

請求項（抜粋）：

リセット動作と比較動作とを切り換え、入力電圧(Vin)と基準電圧(Vref)の大小を比較する差動チョッパ型CMOS比較器において、差動チョッパ型CMOS比較器に対してカレントミラー回路によって結合され、差動チョッパ型CMOS比較器のオフセットをリセット動作において記憶し、比較動作においてオフセット分を打ち消して差動チョッパ型CMOS比較器の出力を補正するオフセット補正回路(21)と、オフセット補正回路(21)の出力電流の変化に応じて入力電圧(Vin)と基準電圧(Vref)の大小に対応するハイ・ローレベルの電圧をラッチするストローブラッチ回路(22)とを備えたことを特徴とする差動チョッパ型CMOS比較器。

IPC (3件)：

H03F 3/45 ,  G06G 7/14 ,  H01L 27/092

引用特許：

審査官引用 (2件)

• 特開昭63-059111
  
• 特開昭62-117894