特許

J-GLOBAL ID：200903078951450299

アクティブマトリクス型液晶表示素子の製造方法

発明者： 高野 直人
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-012369
公開番号（公開出願番号）：特開平6-222389
出願日： 1993年01月28日
公開日（公表日）： 1994年08月12日
要約：

【要約】【目的】 走査線や信号線の製造工程ごとに走査線や信号線の導通検査および短絡検査をそれぞれ行なって走査線や信号線に欠陥を有するTFTアレイ基板を発見することで、完成した段階での液晶表示素子の不良率を低減し製造の無駄を避けて、製造コストの低廉化を実現する。【構成】 第1の配線および第2の配線としての走査線103および信号線111が、例えばTFT素子121に用いられる半導体層123と同じ材質の膜からなる電気抵抗体125を介して第1の導電部107および第2の導電部113からなる導電部141に接続されている。

請求項（抜粋）：

絶縁基板の一主面上に第1の配線を形成し、その上に絶縁層を形成し、該絶縁層の上に第2の配線を形成し、前記第1の配線および第2の配線に接続される薄膜トランジスタ素子を形成し、この薄膜トランジスタ素子に接続される画素電極を形成して薄膜トランジスタ素子アレイ基板を形成し、該基板に対向電極を有する対向基板を対向配置し両基板の周囲を封止して両基板間に液晶組成物を注入するアクティブマトリクス型液晶表示素子の製造方法において、複数本の第1の配線を形成するとともに、前記第1の配線との接続を避けて第1の導電体を形成し、前記第1の配線の 1本ごとの導通検査および隣り合う配線間の短絡検査を行ない、前記第1の配線に電気抵抗体を介して接続されかつ第1の導電体に接続される第2の導電体を形成するとともに、前記第1の配線と交差して配置され前記第1の導電体に電気抵抗体を介して接続される第2の配線を形成し、前記第2の配線の 1本ごとの導通検査および隣り合う配線間の短絡検査を行なうことを特徴とするアクティブマトリクス型液晶表示素子の製造方法。

IPC (3件)：

G02F 1/136 500 ,  G01R 31/02 ,  G02F 1/13 101

引用特許：

審査官引用 (4件)

• 特開昭61-150121
  
• 特開昭64-001856
  
• 特開平2-115452
  
• 特開平2-080758