特許
J-GLOBAL ID：200903078957810297
キヤパシタの下部電極形成方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
菊池 弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-082845
公開番号（公開出願番号）：特開平5-110023
出願日： 1991年03月25日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】 HF洗浄による膜はがれがなく、かつ表面積の大きなキャパシタ下部電極を形成する。【構成】 膜はがれ防止のため、膜としてすきまのないポリシリコン膜あるいはアモルファスシリコン膜を下層膜として形成する。その上に、自然酸化膜を挾んで、上層膜としてアモルファスシリコン膜を形成し、これを熱処理により粗面ポリシリコン膜とする。粗面により表面積が増大し、容量の増大を図れる。アモルファスシリコン膜を熱処理すると、該膜は表面からマイグレーション膜が起り、結晶粒が形成されることにより、膜表面が凹凸な粗面ポリシリコン膜となる。この時、マイグレーションは自然酸化膜で止まり、下層膜には及ばない。
請求項（抜粋）：
下地上に、キャパシタ下部電極の下層膜として、減圧CVD法で、膜としてすきまのないポリシリコン膜あるいはアモルファスシリコン膜を形成する工程と、そのポリシリコン膜あるいはアモルファスシリコン膜の表面に自然酸化膜を形成する工程と、その自然酸化膜を挾んで前記ポリシリコン膜あるいはアモルファスシリコン膜上に、キャパシタ下部電極の上層膜として、減圧CVD法でアモルファスシリコン膜を形成する工程と、その上層膜としてのアモルファスシリコン膜を熱処理により、膜表面の凹凸の大きい粗面ポリシリコン膜とする工程とを具備してなるキャパシタの下部電極形成方法。
IPC (2件)：
引用特許：
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