特許
J-GLOBAL ID：200903078958994804
半導体装置の製造方法および半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平9-298004
公開番号（公開出願番号）：特開平11-135781
出願日： 1997年10月30日
公開日（公表日）： 1999年05月21日
要約：
【要約】【課題】 裏打ち配線用の溝を形成する際のマスクの合わせずれに起因するトランジスタ特性の変動を防止した半導体装置を実現する。【解決手段】 半導体基板2上にゲート電極4を覆う第1絶縁膜9を形成し、ソース・ドレイン拡散層7位置上の第1絶縁膜9に、ゲート幅に沿って溝10を形成する。次いで第1絶縁膜9上に、溝10内を埋め込むことなく溝10の側部10aと底部10bとを覆う状態に第2絶縁膜11を形成し、続いて第2絶縁膜11をエッチングして溝10の側部10aにサイドウォール12を形成しかつ溝10の底部10bにソース・ドレイン拡散層7を露出させる。その後、イオン注入によって、露出させたソース・ドレイン拡散層7に不純物を導入し、活性化させて補償用拡散層13を形成し、さらに溝10内にサイドウォール12を介して金属材料を埋め込んで裏打ち配線15を形成する。
請求項（抜粋）：
半導体基板上にトランジスタのゲート電極が形成されているとともに、前記ゲート電極の両側位置の前記半導体基板にソース・ドレイン拡散層が形成された基体を用い、前記半導体基板上に前記ゲート電極を覆う状態で第1絶縁膜を形成する第1工程と、前記ソース・ドレイン拡散層位置上の第1絶縁膜に、ゲート幅に沿って溝を形成する第2工程と、前記第1絶縁膜上に、前記溝内を埋め込むことなく該溝の側部および底部を覆う状態に第2絶縁膜を形成する第3工程と、前記第2絶縁膜をエッチングすることによって、前記溝の側部に該第2絶縁膜を残してサイドウォールを形成するとともに前記溝の底部に半導体基板の表層のソース・ドレイン拡散層を露出させる第4工程と、イオン注入によって、前記溝の底部に露出させたソース・ドレイン拡散層に不純物を導入し、次いで導入した不純物を活性化させて補償用拡散層を形成する第5工程と、前記溝内に前記サイドウォールを介して金属材料を埋め込む第6工程とを有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 21/768
H01L 29/78 301 Y
, H01L 21/90 C
