特許

J-GLOBAL ID：200903078976071900

遅延時間発生制御回路

発明者： 武藤 明文
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-063796
公開番号（公開出願番号）：特開平5-264659
出願日： 1992年03月19日
公開日（公表日）： 1993年10月12日
要約：

【要約】【目的】 遅延時間の分解能が小さく、しかも大きな遅延時間を制御する場合にも、精度の劣化あるいは使用素子数の大幅な増加を来さない、高精度で小型な遅延時間発生制御回路を提供することを目的とする。【構成】 信号入力手段SIN、発振周期が調整可能なリスタータブルオシレータ7を含む第1の遅延時間分解能を有する第1の遅延時間発生手段2と第1の遅延時間分解能より小さい第2の遅延時間分解能を有する第2の遅延時間発生手段3及び入力信号に対して所定の遅延時間を持った信号を出力する遅延信号出力手段DSOUTとから構成されている遅延時間発生制御回路。

請求項（抜粋）：

信号入力手段、発振周期が調整可能なリスタータブルオシレータを含む第1の遅延時間分解能を有する第1の遅延時間発生手段と第1の遅延時間分解能より小さい第2の遅延時間分解能を有する第2の遅延時間発生手段及び入力信号に対して所定の遅延時間を持った信号を出力する遅延信号出力手段とから構成されている事を特徴とする遅延時間発生制御回路。