特許

J-GLOBAL ID：200903079012807415

クラスタ接続バスシステム

発明者： 平井 達哉 ,  森山 隆志 ,  岡澤 宏一 ,  梅村 雅也
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-133106
公開番号（公開出願番号）：特開平9-319719
出願日： 1996年05月28日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】複数のCPUクラスタを搭載し複数階層型バス構造を有するマルチプロセッサシステムで、1個のCPUクラスタのみ搭載する場合に、その性能が、よりバス階層の少ないマルチプロセッサシステムの性能と比べ低くなるという課題を解決する。【解決手段】インタフェースLSIと主記憶コントローラを1対1接続させて、クラスタバスを接続経路化し、複数クラスタ間を接続するクラスタバスのバス権のアービトレーション及び複数クラスタ間のキャッシュコヒーレンシ制御サポートを従来のクラスタバスプロトコルから除いた特殊なクラスタバスプロトコルを設ける。この特殊プロトコルと従来のクラスタバスプロトコルの選択を、システム起動時に搭載するクラスタ数を認識する際にインタフェースLSIと主記憶コントローラの内部レジスタを設定することによって行い、本システムの性能を、よりバス階層の少ないマルチプロセッサシステムの性能と同等以上にする。

請求項（抜粋）：

複数個のCPUを搭載するCPUクラスタを複数接続するためのクラスタ接続バスであって、上記クラスタ接続バスに接続するCPUクラスタの数が1個の場合には、上記クラスタ接続バスに接続するCPUクラスタ数が複数の場合のバスプロトコルとは異なるバスプロトコルに従って動作し、上記クラスタ接続バスに接続するCPUクラスタ数が1個の場合に、上記クラスタ接続バスに接続するCPUクラスタ数が複数の場合のバスプロトコルに従って動作する場合と比較して、主記憶アクセス時間が短くなることを特徴とするクラスタ接続バスシステム。

IPC (2件)：

G06F 15/16 360 ,  G06F 13/362 520

FI (2件)：

G06F 15/16 360 R ,  G06F 13/362 520 Z