特許
J-GLOBAL ID：200903079049241446
TTLレベル入力バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平4-148576
公開番号（公開出願番号）：特開平5-327467
出願日： 1992年05月15日
公開日（公表日）： 1993年12月10日
要約：
【要約】【目的】 MOSFETの閾値のバラツキによる論理閾値の変動を小さく抑える。【構成】 PchMOSFET2のソース電位をNchMOSFET1によってVTだけ降下させ、入力端子INからの入力はMOSFET2に直列接続されたNchMOSFET3のゲートに入力され、このMOSFET2と3の接点部分の信号を論理振巾変換回路の入力とし、この論理振巾変換回路から出力信号を出力する。
請求項（抜粋）：
CMOSインバータと、電圧降下用MOSFETとを有するTTLレベル入力バッファ回路であって、CMOSインバータは、2つの相補型MOSFETを対称形に接続したものであり、電圧降下用MOSFETは、前記CMOSインバータと電源との間に直列接続し、前記CMOSインバータの一の導電型MOSFETのソース電位を、他の導電型MOSFETの閾値電圧分だけ電源電圧から降下させるものであることを特徴とするTTLレベル入力バッファ回路。
IPC (2件)：
FI (2件)：
H03K 19/00 101 D
, H03K 19/00 101 E
