特許

J-GLOBAL ID：200903079067978634

半導体装置及びその製造方法

発明者： 夏秋 信義 ,  牛山 雅弘 ,  辻川 真平
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平10-363438
公開番号（公開出願番号）：特開2000-188394
出願日： 1998年12月21日
公開日（公表日）： 2000年07月04日
要約：

【要約】 (修正有)【課題】 ゲートからチャネルへの不純物の拡散を防止し、更に、ゲートリーク電流を低減する。【解決手段】 MISFETを有する半導体装置について、ゲート電極3の両側面に側壁6を設け、この側壁間の半導体基板1主面を、ソース領域,ドレイン領域5の半導体基板主面よりも低い溝状とする。また、その製造方法について、半導体基板主面のゲート電極形成領域にダミーゲート電極及び側壁を形成し、前記ゲート電極或いは側壁に対して自己整合で不純物を注入してアニールを行ないソース領域,ドレイン領域を形成し、前記ダミーゲート電極及びソース領域,ドレイン領域を覆う絶縁膜7に平坦化処理を行ない、この平坦化処理によって露出したダミーゲート電極を選択的に除去することによって露出した半導体基板主面にゲート絶縁膜4及びゲート電極3を形成する。

請求項（抜粋）：

半導体基板主面に形成したドレイン領域及びソース領域と、半導体基板主面上にゲート絶縁膜を介して形成したゲート電極とによって構成されたMISFETを有する半導体装置であって、前記ゲート電極の両側面に側壁が設けられており、この側壁間の半導体基板主面が、ソース領域,ドレイン領域の半導体基板主面よりも低い溝状となっていることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/318

FI (2件)：

H01L 29/78 301 G ,  H01L 21/318 C

Fターム (30件)：

5F040DA06 ,  5F040DA13 ,  5F040DA25 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC12 ,  5F040ED03 ,  5F040EE04 ,  5F040EF02 ,  5F040EF11 ,  5F040EH02 ,  5F040EJ03 ,  5F040EK05 ,  5F040EL02 ,  5F040FA02 ,  5F040FA07 ,  5F040FB02 ,  5F040FB05 ,  5F040FC00 ,  5F058BA05 ,  5F058BA20 ,  5F058BC11 ,  5F058BF02 ,  5F058BF30 ,  5F058BF62 ,  5F058BF64 ,  5F058BJ01 ,  5F058BJ10