特許
J-GLOBAL ID：200903079109106772
集積回路の設計方法、集積回路及び記憶媒体
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-345117
公開番号（公開出願番号）：特開平11-175579
出願日： 1997年12月15日
公開日（公表日）： 1999年07月02日
要約：
【要約】【課題】ゲートアレイやスタンダードセルなどの集積回路のレイアウト設計時に、クロックスキューやホールドタイムに関わる不具合が発生しないように配置段階で考慮し、クロックスキューに対する制約を緩和し、バックアノテーション後の後戻り工程の発生を抑制する。【解決手段】フリップフロップ間のデータ信号の経路内に挿入されるべきゲート回路の段数を計測する工程(ステップ101)と、段数が相対的に大きい経路に係るフリップフロップが相互に近傍に配置し、段数が相対的に小さい経路に係るフリップフロップが相互に遠距離に配置するように、各フリップフロップの配置を決定する工程(ステップ104)とを設ける。
請求項（抜粋）：
集積回路を構成する回路ブロック間の接続関係を表す接続関係リストに基づき、前記回路ブロックを集積回路のフロア内に配置する集積回路の設計方法であって、前記回路ブロックとして、状態を記憶するとともにクロックに同期して動作する記憶素子が含まれ、前記記憶素子間のデータ信号の経路内に挿入されるべきゲート回路の段数を計測する工程と、前記段数が相対的に大きい経路に係る前記記憶素子が相互に近傍に配置し、前記段数が相対的に小さい経路に係る前記記憶素子が相互に遠距離に配置するように、前記各記憶素子の配置を決定する工程と、を有する集積回路の設計方法。
IPC (2件)：
FI (3件)：
G06F 15/60 652 E
, G06F 15/60 658 A
, H01L 21/82 C
