特許

J-GLOBAL ID：200903079209407699

電力用半導体装置

発明者： 今井 祐志
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平5-151953
公開番号（公開出願番号）：特開平7-142711
出願日： 1993年06月23日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】 素子の特性を低下させずに、ゲート酸化膜に対するスクリーニングの実施時に保護回路による一定電圧以上の検査電圧を印加可能とする。【構成】 パワーMOSIC31の等価回路において、パワーMOSFET32のゲートにはゲート電圧印加回路33により所定電圧が印加される。ゲート電圧印加回路33において、使用時のゲート電圧を設定するツェナーダイオード41aとゲート耐圧検査時に電圧を加算して印加するためのツェナーダイオード41bとが直列に接続され、ツェナーダイオード41bはトランジスタ42により有効化される。ゲート耐圧検査時に、検査モード設定端子CHKをグランドレベルに設定すると、トランジスタ42がオフし、パワーMOSFET32のゲートにツェナーダイオード41a,41bのツェナー電圧を加算した電圧まで印加可能となる。使用時には端子CHKをオープンとしてトランジスタ42をオン状態とし、ツェナーダイオード41bを無効化する。

請求項（抜粋）：

半導体基板に形成されたゲート酸化膜を有する電力用半導体素子と、前記半導体基板に一体に形成されゲートトリガ信号の入力に応じて電源電圧を定電圧素子により定電圧化したゲート駆動電圧に変換して前記電力用半導体素子のゲートに印加するゲート電圧印加回路とを有する電力用半導体装置において、前記電力用半導体素子のゲート耐圧検査時に、前記電力用半導体素子のゲート端子に前記ゲート駆動電圧よりも高い検査電圧を印加する検査モードを設定するための検査モード設定端子と、前記ゲート電圧印加回路の定電圧素子に直列に接続されたゲート検査電圧印加用定電圧素子と、このゲート検査電圧印加用定電圧素子の両端子間に接続され、常にはオン状態とされてそのゲート検査電圧印加用定電圧素子を短絡状態とするように設けられ、前記検査モード設定端子に設定信号が与えられるとオフ状態となってそのゲート検査電圧印加用定電圧素子を有効化するスイッチング素子とを具備したことを特徴とする電力用半導体装置。