特許
J-GLOBAL ID：200903079295765144

半導体装置の製造方法及び半導体装置

発明者：
宇佐美 達矢

宇佐美 達矢 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2000-222414
公開番号（公開出願番号）：特開2002-043419
出願日： 2000年07月24日
公開日（公表日）： 2002年02月08日
要約：
【要約】 (修正有)【課題】デュアル・ダマシン法による埋め込み配線を形成する半導体装置の製造時に生ずるパターン位置ずれによる不良品を発生しない方法の提供。【解決手段】Cu層62上に拡散防止絶縁膜64、低誘電率絶縁膜66を成膜し、その上にそれぞれエッチングレートの異る3層のハードマスク68,70,72をを形成する。マスク72をパターニングしてスルーホール84上部位置をエッチングしてマスク68を露出し、次いで配線溝86上部のマスク72のみを除去して位置決めを確定した後マスク70によりスルーホール84を絶縁膜64が露出するまで開口し、続いてマスク72により配線溝86部のマスク70,68及び低誘電率絶縁膜66とスルーホール底の拡散防止絶縁膜64をエッチングして開口を終る。バリアメタルTa層88を成膜しCu層90を堆積して上面を研磨して上層配線92、ビアプラグ94を形成する。
請求項（抜粋）：
半導体基板上に第1の配線とその上層の第2の配線とを備え、第1及び第2の配線間にスルーホールが形成されている半導体装置の製造方法において、第2の配線及びスルーホールを形成する際、第1の配線上の層間膜として、順次、第1の配線の配線金属の拡散防止膜として機能する第1の絶縁膜と、低誘電率膜層からなる第2の絶縁膜とを形成する絶縁膜成膜工程と、第2の絶縁膜上に成膜された少なくとも3層以上の絶縁ハードマスク層で構成され、かつ、それらの3層の絶縁ハードマスク層は同じエッチング条件ではエッチングレートが相互に異なる多層ハードマスク層であって、第2の絶縁膜上に、順次、第1の絶縁ハードマスク層、第2の絶縁ハードマスク層及び第3の絶縁ハードマスク層を成膜する多層ハードマスク層の成膜工程と、第3及び第2のハードマスク層をエッチングして、スルーホールパターンである第1の開口部をセルフアラインで第1のハードマスク上に形成する第1の開口部形成工程と、第3のハードマスク層をエッチングして、第2の配線の配線溝パターンであって、第1の開口部に連通する第2の開口部を第2のハードマクス層上に形成する第2の開口部形成工程と、第2のハードマスク層をエッチングマスクとして、第1のハードマスク層をエッチングするステップと、更に第2の絶縁膜をエッチングするステップとを有して、第1及び第2の開口部に連通し、かつ第1の絶縁層を露出させる第3の開口部を形成する第3の開口部形成工程と、第3のハードマスク層をエッチングマスクとして、第2のハードマスク層、第1のハードマスク層、及び第2の絶縁膜の上部をエッチングして、第2の配線の配線溝を形成すると共に第1の絶縁層をエッチングして、第1の配線を露出させるスルーホールを開口する第2の配線の配線溝/スルーホール形成工程とを有することを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 21/90 A ,  H01L 21/90 J
Fターム (31件)：
5F033HH11 ,  5F033HH21 ,  5F033JJ11 ,  5F033JJ21 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ30 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033RR23 ,  5F033RR25 ,  5F033SS15 ,  5F033TT04 ,  5F033XX15 ,  5F033XX28
引用特許：
出願人引用 (4件)
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審査官引用 (1件)

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