特許

J-GLOBAL ID：200903079393548569

メモリシステム、I/Oサブシステムデバイスおよびメモリ装置を動作させる方法

発明者： ロナルド ティー. テイラー
出願人/特許権者： シーラス ロジック,インコーポレイテッド
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平9-161642
公開番号（公開出願番号）：特開平10-083673
出願日： 1997年06月18日
公開日（公表日）： 1998年03月31日
要約：

【要約】【課題】 独立した各種タスクをおこない、および/または互いに異なる速度で動作するデバイス間のパフォーマンス上の格差を最小化する、改良されたI/OサブシステムおよびI/Oサブシステムデバイス(特にコアロジック)を提供する。【解決手段】 メモリ20は、第1のメモリセルアレイ100と、第2のメモリセルアレイ102と、を有している。第1のデータポート118は、第1のアレイ100とのデータのやりとりを可能にし、第2のデータポート120は、第2のアレイ102とのデータのやりとりを可能にする。また、メモリシステム20は、ある選択されたモードにおける、第1のアレイ100とのデータのやりとりを第1のデータポート118を介して制御し、第2のアレイ102とのデータのやりとりを第2のデータポート120を介して制御する回路122も備えている。ここで、第1および第2のアレイ100および102とのデータのやりとりは、非同期的におこなわれる。

請求項（抜粋）：

複数のメモリセルから構成される第1のアレイと、複数のメモリセルから構成される第2のアレイと、該第1のアレイとデータをやりとりするための第1のデータポートと、該第2のアレイとデータをやりとりするための第2のデータポートと、ある選択されたモードにおいて、該第1のアレイとのデータのやりとりを該第1のデータポートを介して制御し、該第2のアレイとのデータのやりとりを該第2のデータポートを介して制御する回路であって、該第1および第2のアレイとの該やりとりが非同期的である、回路と、を備えているメモリシステム。

IPC (2件)：

G11C 11/41 ,  G06F 13/16 510

FI (2件)：

G11C 11/34 K ,  G06F 13/16 510 A

引用特許：

審査官引用 (2件)

• マルチポートメモリ
  公報種別：公開公報   出願番号：特願平3-314504   出願人：三菱電機株式会社
• 特開昭63-000898