特許
J-GLOBAL ID：200903079395252322
電力用半導体素子
発明者：
,
出願人/特許権者：
代理人 (6件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
, 高橋 佳大
公報種別：公開公報
出願番号（国際出願番号）：特願2004-182216
公開番号（公開出願番号）：特開2006-005275
出願日： 2004年06月21日
公開日（公表日）： 2006年01月05日
要約：
【課題】 製造プロセス上のばらつきに対する耐圧の低下が小さく、低オン抵抗化も可能なスーパージャンクション構造を有する電力用半導体素子を提供する。【解決手段】 素子部にスーパージャンクション構造を構成し、第1導電型の第1ピラー層及び第2導電型の第2ピラー層と、素子部のスーパージャンクション構造に隣接し、素子部よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部に構成し、第1導電型の第3ピラー層及び第2導電型の第4ピラー層と、素子終端部のスーパージャンクション構造の最も素子部側の第3又は第4ピラー層上に積層されて、素子部のスーパージャンクション構造の最も素子終端部側の最外部に付加形成され、不純物濃度が第1及び第2ピラー層よりも低い最外部ピラー層と、第3ピラー層及び第4ピラー層上に形成され、各ピラー層よりも高い抵抗値を有する第1導電型の高抵抗層と、を少なくとも備えている。【選択図】 図1
請求項（抜粋）：
第1導電型のドレイン層と、
素子部の前記ドレイン層上にスーパージャンクション構造を構成し、柱状断面構造を有して水平方向に交互に配置形成された第1導電型の第1ピラー層及び第2導電型の第2ピラー層と、
前記第2ピラー層の表面部に形成された第2導電型のベース層と、
前記ベース層の表面部に形成された第1導電型のソース層と、
一のベース層と当該一のベース層に前記第1ピラー層を介して隣接する他のベース層の表面部にそれぞれ形成された前記ソース層の一方から他方までに亘る領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記素子部のスーパージャンクション構造に隣接し、前記素子部のスーパージャンクション構造よりも垂直方向の厚さが薄いスーパージャンクション構造を素子終端部の前記ドレイン層上に構成し、柱状断面構造を有して水平方向に交互に配置形成された第1導電型の第3ピラー層及び第2導電型の第4ピラー層と、
前記素子終端部のスーパージャンクション構造の最も前記素子部側の前記第3又は第4ピラー層上に積層されて、前記素子部のスーパージャンクション構造の最も前記素子終端部側の最外部に付加形成され、不純物濃度が前記第1及び第2ピラー層よりも低い最外部ピラー層と、
前記第3ピラー層及び前記第4ピラー層上に形成され、前記各ピラー層及び前記ベース層よりも高い抵抗値を有する第1導電型の高抵抗層と、
前記ベース層及び前記ソース層に電気的に接続されるように形成されたソース電極と、 前記ドレイン層の裏面に形成されたドレイン電極と、
を備えていることを特徴とする電力用半導体素子。
IPC (3件)：
H01L 29/78
, H01L 29/06
, H01L 21/76
H01L29/78 652H
, H01L29/78 652P
, H01L29/78 652R
出願人引用 (2件)
審査官引用 (5件)
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