特許

J-GLOBAL ID：200903079405346096

半導体装置の製造方法

発明者： 井染 敏之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033102
公開番号（公開出願番号）：特開2000-232155
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 トレンチ素子分離を用いた半導体装置の製造方法において、隣接するゲート電極等の電極間の短絡不良等を防ぎ、歩留りの良い製造を可能にする。【解決手段】 半導体基板41の主面上に、順次第1絶縁膜(シリコンの熱酸化膜)42、第1ストッパ膜(シリコン窒化膜)43、第2絶縁膜(シリコン酸化膜)44及び第2ストッパ膜(シリコン窒化膜)45が積層されてなる積層膜46を被着形成する工程と、半導体基板41の積層膜46を有する主面に活性領域48を分離するための溝49を形成し、溝49内を埋め込むように基板41の全面上に埋め込み絶縁層(シリコン酸化層)52を形成する工程と、埋め込み絶縁層52を第2ストッパ膜45まで化学機械研磨法により平坦化して埋め込み絶縁層52を溝上に残す工程と、第2ストッパ膜45を除去し、次いで再び埋め込み絶縁層52の上面を第1ストッパ膜43まで化学機械研磨法で研磨する工程を有する。

請求項（抜粋）：

半導体基板の主面上に、順次第1絶縁膜、第1ストッパ膜、第2絶縁膜及び第2ストッパ膜が積層されてなる積層膜を被着形成する工程と、前記半導体基板の積層膜を有する主面に活性領域を分離するための溝を形成し、該溝内を埋め込むように前記基板の全面上に埋め込み絶縁層を形成する工程と、前記埋め込み絶縁層を前記第2ストッパ膜まで平坦化処理して、埋め込み絶縁層を前記溝上に残す工程と、前記第2ストッパ膜を除去し、次いで前記埋め込み絶縁層の上面を前記第1ストッパ膜まで研磨する工程を有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/762

FI (2件)：

H01L 21/76 L ,  H01L 21/76 D

Fターム (15件)：

5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032CA03 ,  5F032CA17 ,  5F032DA03 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA28 ,  5F032DA33 ,  5F032DA43 ,  5F032DA53 ,  5F032DA78