特許
J-GLOBAL ID：200903079415050942
自己整合アンダーゲート薄膜トランジスタとその形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
本城 雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-331285
公開番号（公開出願番号）：特開平5-243269
出願日： 1992年11月18日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 薄膜トランジスタおよびその形成方法が開示される。【構成】 自己整合アンダーゲートTFT装置10である。ベース層14が形成される。ベース層14の上に導電層16が形成される。導電層16の上に、誘電体層18が形成される。誘電体層18の上に犠牲層20が形成される。層16,18,20がエッチングされて、「柱状の」領域が形成される。誘電体層22と、平坦層24とが、「柱状の」領域の上に形成され、エッチング・バックされて実質的に平坦な表面を形成して、犠牲層20の頂部を露出させる。犠牲層20が除去されて、導電層28が導電性領域16と平坦層22の上に形成される。導電層28を用いて、整合されたプラグ領域32に隣接するソース領域33とドレーン領域34との形成を介して、自己整合TFT装置10が形成される。
請求項（抜粋）：
トランジスタ(11’)を作成する方法であって:積層構造の表面を有する被絶縁基板(12)であって、前記積層構造には、前記基板表面上の制御電極(16)と、前記制御電極上の誘電体層(26)と、前記誘電体層上の犠牲材料層(20)とが含まれる、被絶縁基板(12)を設ける段階;前記基板表面上に、前記犠牲材料層の一部を露出する実質的に平坦な層(22)を形成する段階;前記犠牲材料層(20)を除去して、前記誘電体層を露出させ、前記の実質的に平坦な層内に側壁を有する開口部を形成する段階;前記誘電体層上にあって、前記の実質的に平坦な層上にある、前記側壁に隣接する導電層(28)を形成する段階;前記導電層上に平面化層を形成する段階;前記平面化層の一部を除去して、実質的に平坦な表面を形成し、前記導電層の部分(36,38)を露出させる段階;前記導電層の前記の被露出部分をドーピングして、第1および第2電流電極領域(36,38)を形成する段階;および前記導電層の一部を選択的に除去する段階;によって構成されることを特徴とする方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
