特許
J-GLOBAL ID：200903079436786892
半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-175114
公開番号（公開出願番号）：特開平6-020497
出願日： 1992年07月02日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】通常の動作電圧より高い電圧を印加しないようにして信頼性の低下を防ぎ、かつ第2のテストモード信号を、製造プロセスによる回路素子のパラメータの変動の影響を受けず確実に能動レベルにする。【構成】リセット信号発生回路に代え、リセット信号RSTのほかに、行アドレス制御信号RASbが能動レベルの期間に、列アドレス制御信号CASbが能動レベルから非能動レベル、更に能動レベルへと変化したことを検出して能動レベルの制御信号CASXを発生する制御信号発生回路3を設ける。テストモード信号発生回路2を、テストモード信号TSTa,制御信号CASXが能動レベルのとき能動レベルとなるテストモード信号TSTbを発生する回路とする。
請求項（抜粋）：
行アドレス制御信号が非能動レベルから能動レベルへと変化するタイミングに列アドレス制御信号及び書込み制御信号が能動レベルであることを検出して能動レベルの第1のテストモード信号を発生する第1のテストモード信号発生回路と、前記行アドレス制御信号が能動レベルの期間に前記列アドレス制御信号が能動レベルから非能動レベルへと変化して再び能動レベルへと戻ったことを検出して能動レベルの制御信号を発生する制御信号発生回路と、前記第1のテストモード信号及び制御信号が能動レベルのとき能動レベルの第2のテストモード信号を発生する第2のテストモード信号発生回路とを有することを特徴とする半導体メモリ。
IPC (2件)：
G11C 29/00 303
, G06F 11/22 310
