特許

J-GLOBAL ID：200903079474042260

自己整合型二重酸化物UMOSFET素子及びその製造方法

発明者： テオドール、ジェイ.レタビック
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  高橋 佳大
公報種別：公表公報
出願番号（国際出願番号）：特願2003-533353
公開番号（公開出願番号）：特表2005-505138
出願日： 2002年09月11日
公開日（公表日）： 2005年02月17日
要約：

チャネル・ボディ・ドーピング領域及びその関連ボディドリフト領域接合部と、ゲート絶縁層を堆積するための領域と、トレンチの側壁のためのフィールド層段の棚の深さとを多重エネルギー大傾斜角打込み(LATid)手法を使用して自己整合させるトレンチ内のゲートを含む自己整合型二重酸化物UMOSFET素子及びその製造方法。LATid手法の複数のエネルギーレベルのうちの一つは、LOCOSマスクの最上部窒化シリコン層に損傷を与えるように最適化される。LATid手法のその他のエネルギーレベルは、トレンチに隣接する基板メサ内のチャネル・ボディ領域の形成のためのものである。打込みは、多重エネルギーレベルでのチャネル・ドーパントの打込みのために同じ傾斜角を使用して行われる。

請求項（抜粋）：

側壁及び床を有するトレンチを基板内にエッチングするステップと、 それぞれのボディドリフト領域接合部を有するチャネル・ボディ・ドーピング領域とゲート絶縁層を堆積するための領域と多重エネルギーレベルでのチャネル・ドーパントの打込みによる前記トレンチの側壁のフィールド絶縁層段の深さとを自己整合させることによって前記トレンチ内にゲートを生成するステップと、 ソース及びドレインを形成するステップと、 を備えていることを特徴とする自己整合型二重酸化物UMOSFETの形成方法。

IPC (7件)：

H01L29/78 ,  H01L21/265 ,  H01L21/28 ,  H01L21/308 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49

FI (11件)：

H01L29/78 653A ,  H01L29/78 652C ,  H01L29/78 652K ,  H01L21/28 301A ,  H01L21/308 E ,  H01L29/78 658B ,  H01L29/78 658G ,  H01L21/265 R ,  H01L29/58 G ,  H01L21/265 Y ,  H01L21/265 W

Fターム (12件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD02 ,  4M104FF01 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F043AA32 ,  5F043AA35 ,  5F043BB22 ,  5F043BB23