特許
J-GLOBAL ID：200903079486807769
CRC符号演算回路及びFCS生成回路並びにMAC回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
二瓶 正敬
公報種別：公開公報
出願番号（国際出願番号）：特願2003-313126
公開番号（公開出願番号）：特開2005-086272
出願日： 2003年09月04日
公開日（公表日）： 2005年03月31日
要約：
【課題】 演算の対象となるデータ長が変化するパラレルデータから、並列演算によるCRC符号演算を行ってFCS符号を生成するMAC回路などを提供する。 【解決手段】 バッファ回路9は送信データ7のデータ長を検定してFCS符号を生成する演算対象となるデータ長を検出し、FCS生成回路8はパラレルで入力される送信データを均等に分割した任意のビット幅で並列演算を行えるCRC符号演算回路を複数個有しており、バッファ回路から通知される演算対象となる送信データのビット幅を示すデータ長に従って、FCS生成回路はデータ長が変化する送信データのFCS符号を生成する。【選択図】 図1
請求項（抜粋）：
所定のビット幅を持つパラレルデータからCRC符号を演算するCRC符号演算回路であって、
前記パラレルデータのCRC符号演算を行う範囲を示すデータ長情報と、前記パラレルデータが入力され、前記パラレルデータよりも少ないビット幅の演算データから並列演算によってCRC符号演算を行うことができる複数の演算回路と、前記複数の演算回路の出力信号から所望の信号を選択するセレクタと、前記セレクタの出力信号に応答して初期化時に初期値をロードできるラッチ回路を備え、
前記演算回路に入力されるビット幅と等しいビット幅で前記パラレルデータを均等に分割し、前記演算回路は分割数と等しい個数を持っているものとし、第1の演算回路には直前のCRC符号演算結果と、分割した前記パラレルデータの最上位にあるデータが入力され、第2の演算回路には前記第1の演算回路の出力と最上位より1つ下位に位置するデータが入力されるという動作が繰り返されて、分割した前記パラレルデータの最下位までのデータがすべての演算回路に入力され、
前記セレクタは前記データ長情報の値に従って複数個ある演算回路から出力されるいずれか1つのCRC符号演算結果を選択し、前記ラッチ回路は前記セレクタから出力されるCRC符号演算結果を保持するとともに、前記ラッチ回路の保持するCRC符号演算結果が前記直前のCRC符号演算結果となるよう構成されているCRC符号演算回路。
IPC (3件)：
H04L1/00
, G06F11/08
, G06F11/10
H04L1/00 A
, G06F11/08 310C
, G06F11/10 330C
5B001AA04
, 5B001AB03
, 5B001AC01
, 5B001AD06
, 5K014AA01
, 5K014BA06
, 5K014HA10
