特許

J-GLOBAL ID：200903079502088999

記憶セル

発明者： ウェン ユアン ワン ,  ウィリアム アラン クラーセン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-049989
公開番号（公開出願番号）：特開平7-007089
出願日： 1994年02月24日
公開日（公表日）： 1995年01月10日
要約：

【要約】【目的】ソフトエラーに対して免疫性を有するCMOSスタチック・ラム・セルを提供する。【構成】 記憶セルのソフトエラーに対する免疫性が、蓄電ノードを少くとも2つの部分に分割し、これらの部分を憶セルのトランジスタが形成される基板の導電型と反対の導電型の井戸のような隔離構造の反対側に配置することによって大幅に増加する。従って、電荷がエネルギ・アルファ粒子のような電離性放射による衝突によって産まれるとき、隔離構造は、電荷の集積を蓄電ノードの1つの部分に限定し、臨界量の電荷が集積できず、統計的に無視できる場合の数のレベルへ電荷集積効率を減らす。この機構を有する記憶セルのレイアウトは、ワード線アクセス・トランジスタ及びビット線を含む追加ポートの形成のために、簡略化したトポロジを提供できる利点がある。

請求項（抜粋）：

第1の導電型の半導体基板と、上記基板に形成された第2の導電型の井戸と、各交差結合インバータの少なくとも2つのトランジスタのそれぞれの部分から構成される蓄電ノードを有する2つの交差結合インバータと、から構成され、上記第2の導電型の上記井戸の部分が、上記少くとも2つのトランジスタの上記それぞれの部分の間に位置している記憶セル。

IPC (3件)：

H01L 21/8244 ,  H01L 27/11 ,  G11C 11/41

FI (2件)：

H01L 27/10 381 ,  G11C 11/40 D