特許

J-GLOBAL ID：200903079525056857

ラッチアップ検証装置

発明者： 藤本 豊 ,  宗像 恒任
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-079554
公開番号（公開出願番号）：特開平6-029394
出願日： 1993年04月06日
公開日（公表日）： 1994年02月04日
要約：

【要約】【目的】 CMOS構造のレイアウトパターンに対する一定の精度でのラッチアップ検証の大幅な効率向上を図ったラッチアップ検証装置を得る。【構成】 ラッチアップ検証部3は、レイアウトパターンデータD1から得たバックゲート端子情報付きトランジスタ情報D4を用いて、同一バックゲート端子情報を持つ個々のトランジスタのソース端子がこれらのトランジスタを含むウエルへどの様に接続されているかの接続状況に基づき、レイアウトパターンデータD1で規定されるレイアウトパターンに対するラッチアップ検証を自動的に行う。【効果】 CMOS構造のレイアウトパターンに対し、一定の精度でのラッチアップ検証を自動的に行うことができる。

請求項（抜粋）：

第1の導電型の半導体基板上に少なくとも1つの第2の導電型のウェル領域を設けた構造のCMOS半導体集積回路のレイアウトパターンを規定したレイアウトパターンデータを付与するレイアウトパターンデータ付与手段と、前記レイアウトパターンデータに基づき、前記ウェル領域内に形成されたMOSトランジスタをウェル内MOSトランジスタとして抽出するウェル内MOSトランジスタ抽出手段と、前記ウェル内MOSトランジスタが形成されたウェル領域に対する該ウェル内MOSトランジスタの一方電極の接続関係に基づき、前記レイアウトパターンデータで規定されたレイアウトパターンのラッチアップ発生の危険性を検証するラッチアップ検証手段とを備えたラッチアップ検証装置。

IPC (3件)：

H01L 21/82 ,  G06F 15/60 360 ,  H01L 27/08 331

FI (2件)：

H01L 21/82 C ,  H01L 21/82 T