特許
J-GLOBAL ID：200903079544140818
半導体装置及びその作製方法
発明者：
出願人/特許権者：
代理人 (1件)：
山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平4-035733
公開番号（公開出願番号）：特開平5-206422
出願日： 1992年01月28日
公開日（公表日）： 1993年08月13日
要約：
【要約】【目的】 高い集積度の実現が可能な半導体装置を提供する。【構成】 シリコン基板1上に絶縁層2が形成されており、その上に第1のシリコン層3が形成されており、その上に絶縁層4を介して第2のシリコン層5が積層形成されており、これら2つのシリコン層にはゲート絶縁層6を介して共通の帯状ゲート7が付されており、該ゲートは前記2つのシリコン層の端面上を通って積層方向に延びており、前記第1のシリコン層3及び第2のシリコン層5のそれぞれにおいて前記ゲート7の両側にソース領域及びドレイン領域が形成されており、これにより前記第1のシリコン層3にpMOSトランジスタが形成され前記第2のシリコン層5にnMOSトランジスタが形成されている。8は配線であり、S(p),D(p),S(n)及びD(n)はそれぞれp及びnのMOSトランジスタのソース領域及びドレイン領域に接続されている。
請求項（抜粋）：
絶縁性基体上に第1の半導体層が形成されており、該第1の半導体層上に絶縁層を介して第2の半導体層が積層形成されており、これら2つの半導体層にはゲート絶縁層を介して共通のゲートが付されており、該ゲートは少なくとも前記2つの半導体層の端面上を通って積層方向に延びており、前記第1の半導体層及び第2の半導体層のそれぞれにおいて前記ゲートの両側にソース領域及びドレイン領域が形成されており、これにより前記第1の半導体層に第1のMOSトランジスタが形成され前記第2の半導体層に第2のMOSトランジスタが形成されていることを特徴とする、半導体装置。
引用特許：
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