特許

J-GLOBAL ID：200903079546149952

並列データ信号の位相整合回路

発明者： 桑田 直樹
出願人/特許権者： 富士通株式会社
代理人 (1件)： 笹島 富二雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-389153
公開番号（公開出願番号）：特開2005-151410
出願日： 2003年11月19日
公開日（公表日）： 2005年06月09日
要約：

【課題】並列データ信号の伝送速度の上昇や送受信部間の信号線の増加を招くことなく、各並列データ信号間の位相関係を保持することのできる簡略な構成の位相整合回路を提供する。 【解決手段】本並列データ信号の位相整合回路は、送信部10から信号線301〜30Nを介して受信部20に並列伝送される各データ信号に対して、クロック信号Cよりも周波数の低い同期信号Sを重畳し、受信部20に到達した各データ信号に含まれる同期信号に基づいて各々のデータ信号の相対的な位相関係を調整する。 【選択図】図1

請求項（抜粋）：

複数の信号線を介して接続された送信部および受信部の間で並列に伝送される複数のデータ信号について、該各データ信号の相対的な位相関係を保持するための並列データ信号の位相整合回路であって、 前記送信部は、前記各データ信号に対応したクロック信号の周波数よりも低い周波数を有する同期信号を生成する同期信号生成回路と、前記各データ信号に対して前記同期信号生成回路で生成された同期信号を重畳して前記各信号線にそれぞれ出力する同期信号重畳回路と、を有し、 前記受信部は、前記各信号線を介して並列に伝送されたデータ信号を受信し、該各データ信号に含まれる同期信号成分を検出する同期信号検出回路と、該同期信号検出回路の検出結果に基づいて、受信した各データ信号の相対的な位相関係を調整する位相調整回路と、を有することを特徴とする並列データ信号の位相整合回路。

IPC (4件)：

H04L7/00 ,  H03L7/00 ,  H04L7/033 ,  H04L25/02

FI (4件)：

H04L7/00 Z ,  H03L7/00 D ,  H04L25/02 J ,  H04L7/02 B

Fターム (23件)：

5J106AA04 ,  5J106BB02 ,  5J106CC01 ,  5J106CC21 ,  5J106CC38 ,  5J106CC39 ,  5J106CC59 ,  5J106DD24 ,  5J106GG01 ,  5J106HH02 ,  5J106KK35 ,  5K029AA18 ,  5K029CC01 ,  5K029DD23 ,  5K029EE06 ,  5K029LL08 ,  5K029LL15 ,  5K047AA08 ,  5K047BB04 ,  5K047GG11 ,  5K047GG14 ,  5K047MM28 ,  5K047MM36