特許
J-GLOBAL ID：200903079555206519
スーパーパイプライン式スーパースカラーマイクロプロセッサ用の書き込みバッファ
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-251989
公開番号（公開出願番号）：特開平7-152566
出願日： 1994年10月18日
公開日（公表日）： 1995年06月16日
要約：
【要約】【目的】 マイクロプロセッサコアとメモリとの間に配置されたマイクロプロセッサの書き込みバッファであって、メモリへの書き込みをメモリバス又はキャッシュメモリではなくて書き込みバッファへ向けるようにした構成を提供する。【構成】 スーパースカラー、スーパーパイプライン式マイクロプロセッサは、中央処理ユニットコアとメモリキャッシュとの間に配置された書き込みバッファを有する。この書き込みバッファは、キャッシュメモリが使用可能になるまで、即ち優先順位の高い読み取りが行われないときに、メモリへの書き込み動作の結果を記憶する。各書き込みバッファエントリごとにクロス依存性テーブルが設けられ、反対区分の手前のデータを考慮して、データが書き込みバッファからメモリへプログラム順序で書き込まれるよう確保する。メモリからの非キャッシュ式読み取りも、書き込みバッファからのデータの書き込みと共にプログラム順序に順序付けされる。
請求項（抜粋）：
(a)一連の命令によって定められた動作に基づいてデータを処理するコア手段と、(b)上記コア手段に接続された複数のエントリを有している書き込みバッファと、(c)上記書き込みバッファ及びコア手段に接続された複数のメモリ位置を有しているキャッシュメモリと、(d)上記コア手段、書き込みバッファ及びキャッシュメモリに接続されたバスと、(e)上記バスに接続され、命令が不整列書き込み命令であるかどうかを検出するための制御ロジックと、(f)上記書き込みバッファに接続され、上記制御ロジックにより不整列書き込み命令として検出された複数のエントリの第1エントリの内容を、その第1エントリをキャッシュメモリへ付与する前に、シフトするためのシフト手段と、(g)上記シフト手段及びキャッシュメモリに接続されていて、上記複数のエントリの第1エントリの上記シフトされた内容をラッチし、そして上記不整列書き込みに対応するデータを第1及び第2の書き込みサイクルにおいてキャッシュメモリへ付与するための不整列書き込みラッチとを備えたことを特徴とするマイクロプロセッサ。
IPC (2件)：
G06F 9/38 350
, G06F 12/08
出願人引用 (8件)
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審査官引用 (1件)
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