特許
J-GLOBAL ID：200903079578536281
半導体メモリおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 光男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-112241
公開番号（公開出願番号）：特開平7-297299
出願日： 1994年04月27日
公開日（公表日）： 1995年11月10日
要約：
【要約】【目的】 電子放出効率を低下させず、ショートチャンネル効果耐性を向上させた半導体メモリとその製造方法を提供する。【構成】 電子放出先でないソース拡散層7をフローティングゲート1より離反(オフセットΔL0)し、その分、ドレイン拡散層6をフローティングゲート1に接近(オーバーラップΔL)させる。スタックゲート10側面へのサイドウォール12の形成に先立って、レジスト11でマスキングし、ドレイン部4に砒素イオンを注入してドレイン拡散層6を予備形成する。その後、ソース部3に拡散層7を形成する。これによりソース拡散層7はフローティングゲート1に対しオフセットされ、ドレイン拡散層6はフローティングゲート1にオーバーラップし、チャンネル長さLは大きく変化しない。
請求項（抜粋）：
基板内にソース拡散層とドレイン拡散層を有し、これら両拡散層間の基板上にゲート電極層を設けた半導体メモリにおいて、前記両拡散層のうち少なくとも一方の端部位置が前記ゲート電極層端部の位置からオフセットされたことを特徴とする半導体メモリ。
IPC (3件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
