特許
J-GLOBAL ID：200903079616069790
シリアルメモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平5-085327
公開番号（公開出願番号）：特開平6-275069
出願日： 1993年03月20日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 FIFO並びにLIFO動作可能なシリアルメモリを提供する。【構成】 シリアル入力されたデータを内部でパラレル変換して複数ビットの単位でメモリアレイ2に書き込みを行い、またメモリアレイ2から複数ビットの単位で読み出したデータを内部でシリアルに変換して出力するシリアルメモリにおいて、シリアル入力データDinに対するパラレル変換の順序、メモリアレイから読出されたパラレルデータに対するシリアル変換の順序を選択的に逆転できる手段(4,5,6)、手段(8,9,10)を採用すると共に、メモリアレイ2に対するアクセスアドレスをリード・ライトで夫々昇順・降順逆転できるメモリコントローラ11を採用する。
請求項（抜粋）：
シリアル入力されたデータをパラレル変換するシリアル・パラレル変換手段と、これによってパラレルに変換されたデータが、所定の複数ビット単位で書き込まれるメモリアレイと、上記メモリアレイから所定の複数ビット単位で読み出されたデータをシリアルに変換して出力するパラレル・シリアル変換手段と、メモリアレイに対するアクセスアドレスを生成してメモリアレイの書込み及び読出しを制御するメモリ制御手段とを有する1個の半導体集積回路化されたシリアルメモリにおいて、前記メモリ制御手段は、アクセスアドレスの出力の順番を昇順又は降順に選択する選択手段と、昇順又は降順でメモリアレイに書き込まれたデータを読出すときに読出しの順番を書込みと同順又は逆順させる制御信号を前記選択手段に与える動作モード制御手段とを備え、前記シリアル・パラレル変換手段は、メモリアレイに書き込まれるべき前記所定の複数ビット単位のデータ列に対するシリアルデータの配置順序を、選択的に反転させる書込み側反転手段を備えて、成るものであることを特徴とするシリアルメモリ。
IPC (5件)：
G11C 11/401
, G06F 12/04 510
, G09G 5/00
, G11C 7/00 318
, G11C 7/00 319
