特許
J-GLOBAL ID：200903079617966663
半導体記憶素子およびその製法
発明者：
出願人/特許権者：
代理人 (1件)：
朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-282887
公開番号（公開出願番号）：特開平5-121761
出願日： 1991年10月29日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】 強誘電体膜を使用した半導体記憶素子で、強誘電体膜のパターニングを選択比の小さいエッチングで行っても、半導体材料などにダメージを与えないような構造の半導体記憶素子およびその製法を提供する。【構成】 半導体基板表面にソース領域2とドレイン領域3を形成し、そのソース領域2とドレイン領域3の上に低誘電率膜を形成してのち、ソース領域2とドレイン領域3とで挟まれたチャネル領域6上に強誘電体膜を形成し、不要部分をエッチングで除去する際、エッチングの端部が前記低誘電率膜上で形成されるように構成したもの。
請求項（抜粋）：
半導体基板に形成されたソース領域と、ドレイン領域と、チャネル領域と、該チャネル領域上で前記半導体基板上に形成されたゲート電極膜と強誘電体膜とからなる半導体記憶素子であって、前記ソース領域およびドレイン領域上に低誘電率の誘電体膜である低誘電率膜が形成され、該低誘電率膜上に前記強誘電体膜の端部が形成されていることを特徴とする半導体記憶素子。
IPC (4件)：
H01L 29/788
, H01L 29/792
, G11C 11/22
, G11C 16/02
H01L 29/78 371
, G11C 17/00 307 E
