特許

J-GLOBAL ID：200903079729581713

半導体素子内蔵基板の製造方法

発明者： 近藤 浩史
出願人/特許権者： キヤノン株式会社
代理人 (2件)： 西山 恵三 ,  内尾 裕一
公報種別：公開公報
出願番号（国際出願番号）：特願2003-127990
公開番号（公開出願番号）：特開2004-335641
出願日： 2003年05月06日
公開日（公表日）： 2004年11月25日
要約：

【課題】本発明は、半導体素子を回路基板中に埋設することにより小型化した半導体素子内蔵基板製造方法であって、より簡易かつ精度のよい基板の製造方法を提供することを目的とする。【解決手段】本発明の半導体素子内蔵基板の製造方法は、第一のシートに半導体素子を接着し、その上に開口部を有する第二のシート載置し、さらにその上に導電性の第三のシート載置した後、第一乃至第三のシートを一括して熱圧着する事を特徴とする。【選択図】 図1

請求項（抜粋）：

回路基板中に半導体素子が埋設された半導体素子内蔵基板の製造方法において、 第一のシートに前記半導体素子を接着する工程と、 硬化反応途中の絶縁性樹脂からなり開口部を有する第二のシートを、前記開口部中に前記半導体素子が収容されるように前記第一のシート上に載置する工程と、 導電体からなる第三のシートを前記第二のシート上に載置する工程と、 前記第一、第二及び第三のシートを一括して熱圧着する工程と、 前記第二及び第三のシートの、前記半導体素子の電極部直上に位置する部分を除去する工程と、 前記電極部と前記第三のシートとを電気的に接続する工程と、 前記第三のシートをパターン状に加工し配線を形成する工程と、を有することを特徴とする半導体素子内蔵基板の製造方法。

IPC (2件)：

H05K3/46 ,  H01L23/12

FI (4件)：

H05K3/46 Q ,  H05K3/46 G ,  H05K3/46 X ,  H01L23/12 N

Fターム (13件)：

5E346AA12 ,  5E346AA38 ,  5E346CC04 ,  5E346CC09 ,  5E346CC32 ,  5E346EE08 ,  5E346EE09 ,  5E346FF45 ,  5E346GG08 ,  5E346GG15 ,  5E346GG28 ,  5E346HH32 ,  5E346HH33