特許
J-GLOBAL ID：200903079787091580
メモリ試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-265937
公開番号（公開出願番号）：特開平6-119799
出願日： 1992年10月05日
公開日（公表日）： 1994年04月28日
要約：
【要約】【目的】 大容量メモリの不良セルの位置を短時間に特定することができるメモリ試験装置を提供する。【構成】 被試験ICと同等のメモリ容量を持つ不良解析メモリ5Bに対して、この不良解析メモリ5Bの整数分の1の容量を持つ圧縮格納メモリ5Dと、不良解析メモリ5Bに与えるアドレス信号の任意のビットを選択して取出すアドレス選択器5Cとを設け、このアドレス選択器5Cで選択したビットのアドレス信号によって圧縮格納メモリ5Dをアクセスして不良位置情報を書込む構造とし、圧縮格納メモリ5Dを読出すことにより、不良セルが存在するブロックの位置を知り、このブロックに対応する不良解析メモリのアドレス領域を読出すことにより不良セルの位置を特定する。
請求項（抜粋）：
被試験メモリと同じアドレス空間を有し、パターン発生器から印加されるアドレスと、論理比較器から入力される不良検出信号により、不良が発生したアドレスに不良を表わす論理値を書込むことが可能な不良解析メモリを具備して構成されるメモリ試験装置において、パターン発生器から印加されるアドレス信号から任意のビットを選択可能なアドレス選択器と、そのアドレス選択器によって選択された任意ビットのアドレス信号によってアクセスされ、論理比較器からの不良検出信号により不良を表わす論理データを圧縮して格納する圧縮格納メモリとを設けたことを特徴とするメモリ試験装置。
IPC (2件)：
G11C 29/00 303
, G01R 31/318
