特許

J-GLOBAL ID：200903079827211754

半導体記憶装置

発明者： 畑中 一郎 ,  山上 由展 ,  柴山 晃徳
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 特許業務法人池内・佐藤アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2002-220242
公開番号（公開出願番号）：特開2004-062999
出願日： 2002年07月29日
公開日（公表日）： 2004年02月26日
要約：

【課題】空きスペースを低減し、面積ロスを抑えることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数行のメモリセル行と、少なくとも1行の冗長メモリセル行とを含んでいるメモリセルアレイと、前記欠陥メモリセル行のアドレスを示す冗長救済信号を生成する冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記冗長救済信号に応じて前記冗長メモリセル行を選択する行デコーダとを具備しており、前記冗長救済信号生成回路は、前記メモリセルアレイを挟んで前記行デコーダと対向するように配置されていることを特徴とする。【選択図】 図1

請求項（抜粋）：

それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも1行の冗長メモリセル行とを含んでいるメモリセルアレイと、 前記欠陥メモリセル行のアドレスを示す冗長救済信号を生成する冗長救済信号生成回路と、 アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記冗長救済信号に応じて前記冗長メモリセル行を選択する行デコーダとを具備しており、 前記冗長救済信号生成回路は、前記メモリセルアレイを挟んで前記行デコーダと対向するように配置されていることを特徴とする半導体記憶装置。

IPC (7件)：

G11C29/00 ,  G11C11/413 ,  H01L21/82 ,  H01L21/8242 ,  H01L21/8244 ,  H01L27/108 ,  H01L27/11

FI (5件)：

G11C29/00 603H ,  G11C11/34 341C ,  H01L27/10 381 ,  H01L27/10 691 ,  H01L21/82 R

Fターム (22件)：

5B015JJ31 ,  5B015KA28 ,  5B015KB44 ,  5B015PP01 ,  5B015PP02 ,  5B015PP04 ,  5F064BB13 ,  5F064BB16 ,  5F064DD14 ,  5F064DD19 ,  5F064FF02 ,  5F064FF27 ,  5F083AD00 ,  5F083BS00 ,  5F083GA09 ,  5F083LA10 ,  5F083LA25 ,  5F083ZA10 ,  5L106AA02 ,  5L106CC01 ,  5L106CC17 ,  5L106GG06

引用特許：

審査官引用 (3件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平9-307386   出願人：三星電子株式会社
• 特開平2-278600
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-023650   出願人：三菱電機株式会社