特許

J-GLOBAL ID：200903079893987577

メモリ制御装置とメモリ制御方法とその記録媒体

発明者： 宮部 二郎
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願平11-125405
公開番号（公開出願番号）：特開2000-315187
出願日： 1999年05月06日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】 メモリに対するCPUのアクセス要求と転送回路のDMA要求との競合が発生しても、前記転送回路の転送効率を低下させることなく、前記CPUのウェイト状態を最小限にしこのCPUの情報処理速度を向上させたメモリ制御装置を提供することを目的とする。【解決手段】 CPU1のメモリ2へのアクセス要求と、メモリ2にダイレクトメモリアクセスするDMAチャネル3のダイレクトメモリアクセス要求とが競合すると、DMAチャネル3の転送しようとする情報を記憶するFIFO4のステータスに応じて、DMAチャネル3のメモリ2へのダイレクトメモリアクセス処理を一時中断してCPU1のメモリ2へのアクセス処理を割り込ませるよう制御するメモリ制御部5を設けたものである。

請求項（抜粋）：

中央処理装置の情報を読み書きするメモリとこのメモリに前記中央処理装置を介さずにアクセスするダイレクトメモリアクセス機能を備えた装置において、中央処理装置の前記メモリへのアクセス要求と、前記メモリにダイレクトメモリアクセスする転送回路のダイレクトメモリアクセス要求とが競合すると、前記転送回路の転送しようとする情報を記憶する記憶部のステータスに応じて、転送回路の前記メモリへのダイレクトメモリアクセス処理を一時中断して中央処理装置の前記メモリへのアクセス処理を割り込ませるよう制御するメモリ制御部を設けたメモリ制御装置。

IPC (2件)：

G06F 13/30 ,  G06F 13/362 520

FI (2件)：

G06F 13/30 ,  G06F 13/362 520 B

Fターム (9件)：

5B061BA01 ,  5B061BA03 ,  5B061BB13 ,  5B061BB14 ,  5B061BC07 ,  5B061CC00 ,  5B061DD09 ,  5B061DD18 ,  5B061RR03