特許
J-GLOBAL ID：200903079966697742
半導体メモリ装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平9-192653
公開番号（公開出願番号）：特開平10-079493
出願日： 1997年07月17日
公開日（公表日）： 1998年03月24日
要約：
【要約】【課題】 高集積半導体メモリ装置に効率よく用いられる半導体メモリ装置及びその製造方法を提供する。【解決手段】 第1導電層52、第2導電層54及び第1絶縁層56を順に積層し、第2導電層54の外壁が前記第1導電層52及び第1絶縁層56の外壁に比べ内部側に凹んだ第1配線層を備える。該第1配線層の側壁には、該側壁を取り囲むスペーサ58を形成する。前記第1配線層間に、前記スペーサ58によって前記第1配線層から所定距離離隔されており、前記第1配線層の下地層と第2配線層とを連結させるためのコンタクトを形成する。これによって、簡単な工程で相異なる導電層間の絶縁のためのスペーサのマージンを十分に確保し得る。
請求項（抜粋）：
第1導電層、第2導電層及び第1絶縁層が順に積層されており、前記第2導電層の外壁が前記第1導電層及び第1絶縁層の外壁に比べ凹んだ第1配線層と、前記第1配線層の側壁を取り囲むスペーサと、前記第1配線層間に、前記スペーサによって前記第1配線層と離隔されており、前記第1配線層の下地層と第2配線層とを連結させるためのコンタクトと、前記コンタクトを通じて前記第1配線層の下地層に連結された第2配線層とを具備することを特徴とする半導体メモリ装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 29/78
H01L 27/10 671 Z
, H01L 27/10 621 Z
, H01L 29/78 301 X
