特許
J-GLOBAL ID：200903079973284100
MIS型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-206204
公開番号（公開出願番号）：特開平5-029341
出願日： 1991年07月24日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】 LDD 構造を有するMIS 型半導体装置を製造するに際し、ソースおよびドレインの高濃度領域および低濃度領域を正確かつ容易に形成しようとするものである。【構成】 シリコン基板31の表面にゲート酸化膜39を形成し、その上にゲート電極用の多結晶シリコン膜40を形成する。次に、多結晶シリコン膜40を酸化してその表面に薄いシリコン酸化膜41を形成し、さらにその上に、シリコン酸化膜よりもエッチング速度が高い多結晶シリコン膜42を500 〜1500Åの厚さに形成した後、高濃度ソースおよびドレイン領域を形成するために高濃度でイオン注入を行う。さらに多結晶シリコン膜をエッチング除去した後、低濃度ソースおよびドレイン領域を形成するために低濃度でイオン注入を行う。
請求項（抜粋）：
MIS 型半導体装置を製造するに当たり、半導体基体上に形成されたゲート絶縁膜の上にゲート電極パターンを形成する工程と、このゲート電極パターンの上に絶縁膜を形成する工程と、前記ゲート電極パターンおよび絶縁膜の上に、エッチング速度が前記絶縁膜のエッチング速度よりも高い半導体、レジスト、ガラス、樹脂などの材料より成り、膜厚がMOS 構造の寸法を規定する寸法規定膜を形成する工程と、上記ゲート電極パターンおよび寸法規定膜をマスクとしてゲート電極パターン近傍に、少なくとも上記寸法規定膜の膜厚分の間隔を以て一導電型の不純物イオンを高濃度で打ち込む工程と、前記寸法規定膜をエッチングする工程と、前記ゲート電極パターンをマスクとして一導電型の不純物イオンを低濃度で打ち込む工程と、熱処理を施して、前記ゲート電極パターンの近傍の半導体基体中に高不純物濃度領域と低不純物濃度領域をを有するソースおよびドレイン領域を形成する工程とを具えることを特徴とするMIS 型半導体装置の製造方法。
IPC (4件)：
H01L 21/336
, H01L 29/784
, H01L 21/265
, H01L 27/092
H01L 29/78 301 L
, H01L 21/265 L
, H01L 27/08 321 C
