特許

J-GLOBAL ID：200903079978372067

半導体装置の製造方法

発明者： 大内 和也 ,  須黒 恭一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-001332
公開番号（公開出願番号）：特開平7-201777
出願日： 1994年01月11日
公開日（公表日）： 1995年08月04日
要約：

【要約】【目的】ソース・ドレイン拡散層の低抵抗化を図れるMOSFETの形成方法を提供すること。【構成】素子分離絶縁膜22によって区分されたシリコン基板21上に、ゲート絶縁膜23、ゲート電極24、ソース・ドレイン拡散層26を形成し、次いで全面にチタン膜27を形成した後、このチタン膜27上にシリコン基板21に対して圧縮応力を与える窒化チタン膜28を形成し、しかる後、熱処理により、ソース・ドレイン拡散層26とチタン膜27、並びにゲート電極24とチタン膜27とを固相反応させ、低抵抗の安定相のC54の結晶構造を持ったチタンシリサイド膜29を形成する。

請求項（抜粋）：

基板表面に形成され、半導体元素を構成元素とする導電層上に、前記半導体元素と遷移金属元素とを含む化合物膜を固相反応により形成する工程を有する半導体装置の製造方法において、前記基板に作用する応力を制御することにより、前記化合物膜の端部の結晶構造を前記化合物膜の内部と同じ結晶構造にすることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 29/78 301 G ,  H01L 29/78 301 S ,  H01L 29/78 301 Y