特許

J-GLOBAL ID：200903080018042540

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 浅野 勇 ,  大路 譲
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-232466
公開番号（公開出願番号）：特開2000-068471
出願日： 1998年08月19日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 容量素子の下部電極とその下層の接続部との電気的な接続上の信頼性を向上させる。【解決手段】 プラグ13上にバリア用の導体膜17aを介して下部電形成用の導体膜18a, 19aを接続し、容量絶縁膜20とプラグ13とが直接接触されないように形成した。

請求項（抜粋）：

半導体基板上に情報蓄積用の容量素子を設けている半導体集積回路装置の製造方法において、(a)前記半導体基板上に第1絶縁膜を被着する工程と、(b)前記第1絶縁膜に接続孔を形成する工程と、(c)前記接続孔内に導体膜を埋め込み接続部を形成する工程と、(d)前記接続部の形成工程後の第1絶縁膜上に第2絶縁膜を被着する工程と、(e)前記第2絶縁膜上に第3絶縁膜を被着する工程と、(f)前記第3絶縁膜および第2絶縁膜に、前記接続部の一部が露出するような孔を穿孔する工程と、(g)前記孔内に第1導体膜を埋め込む工程と、(h)前記第1導体膜の周囲の前記第3絶縁膜を除去し、前記第1導体膜の上部を突出させる工程と、(i)前記第3絶縁膜の除去工程後における前記第1導体膜の突出表面に前記情報蓄積用の容量素子における容量絶縁膜を被着する工程と、(j)前記容量絶縁膜の表面に前記情報蓄積用の容量素子における上部電極形成用の第2導体膜を被着する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 621 B ,  H01L 27/10 621 C ,  H01L 27/10 651

Fターム (27件)：

5F083AD22 ,  5F083AD62 ,  5F083GA30 ,  5F083JA02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083KA01 ,  5F083KA05 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR22 ,  5F083PR39 ,  5F083PR40 ,  5F083PR46 ,  5F083PR56