特許
J-GLOBAL ID:200903080020407866
不揮発性半導体記憶装置
発明者:
,
出願人/特許権者:
代理人 (1件):
深見 久郎 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願平3-291300
公開番号(公開出願番号):特開平5-128877
出願日: 1991年11月07日
公開日(公表日): 1993年05月25日
要約:
【要約】【構成】 メモリセルアレイ100が、2ビットD0,D1の入出力データを担うメモリセルを有する2つのブロック1-0,1-1に分割され、かつ、ブロック単位でのデータ消去が可能な構成のフラッシュEEPROMにおいて、最下位ビットD0のメモリセルMC1〜MC8と第1位ビットD0のメモリセルMC9〜MC15とに個別にソース線280a,281a,280b,281bおよびソース線スイッチ30a,30b,31a,31bが設けられ、かつ、消去モードにおいて各ソース線スイッチに対応して、これに高電位Vp p の発生を許可または禁止するための信号を与えるデータビット選択回路33が設けられる。【効果】 メモリセルアレイ100の記憶データを、ビット単位で消去することができるので、メモリセルアレイ100の記憶データの一部を変更するようなデータ書換えも、効率よくかつ正確に行なうことができる。
請求項(抜粋):
複数ビットのデータに対応して設けられた複数のメモリセル群を備え、前記複数のメモリセル群の各々は、各々が電気的に書込および消去可能な複数の不揮発性メモリセルを含み、前記複数のメモリセル群に対応して設けられ、各々が、対応するメモリセル群内の前記複数のメモリセルにデータ消去のための高電界を一括して生じさせる複数の消去手段と、前記複数のメモリセル群の各々の記憶データの消去の許可または禁止を指示する指示手段と、前記指示手段の出力に応答して、前記複数の消去手段の各々を能動化または不能化する制御手段とをさらに備えた、不揮発性半導体記憶装置。
IPC (2件):
FI (2件):
G11C 17/00 309 C
, H01L 27/10 434
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