半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：藤島洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-322798
公開番号（公開出願番号）：特開2002-134608
出願日： 2000年10月23日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】基板上の絶縁膜の、局部的な段差部を付随して有するコンタクトホールなどに形成された導電膜を、その絶縁膜の膜厚方向の除去量を最低限に抑制しながら、研磨することができる半導体装置の製造方法を提供する。【解決手段】コンタクト電極23A用のコンタクトホール21を形成する際、コンタクトホール21の上部の周縁部の窒化シリコン膜17Bがエッチングされ、窪み部分22が生じる。この状態で、非晶質シリコン膜23をコンタクトホール21の内部を含む全面に成膜した後、研磨処理を行う。最初に、窒化シリコン膜17上に形成された非晶質シリコン膜23を研磨する。次に、窒化シリコン膜17を、窪み部分22に残存した非晶質シリコン膜23Bと同時に研磨する。この研磨の際、窒化シリコン膜17と非晶質シリコン膜23との間の研磨レートの差を、最初の研磨の際の両膜の間の研磨レートの差以下に設定する。

請求項（抜粋）：

周縁部に局部的な段差部を付随して有する孔部が設けられた絶縁膜の前記孔部内に導電膜を形成する工程を含む半導体装置の製造方法であって、前記孔部および段差部を含む前記絶縁膜の全面に導電性材料を堆積させて導電膜を形成する工程と、前記絶縁膜の全面に形成された前記導電膜を研磨して、前記絶縁膜を露出させる第1の研磨工程と、前記第1の研磨工程の後、前記絶縁膜と前記導電膜との間の研磨レートの差を前記第1の研磨工程における研磨レートの差以下に設定し、前記段差部に残存する導電膜を前記絶縁膜と共に研磨して平坦化する第2の研磨工程とを含むことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/768 , B24B 37/00 , H01L 21/28 , H01L 21/304 622 , H01L 21/304 , H01L 27/108 , H01L 21/8242

FI (7件)：

B24B 37/00 C , H01L 21/28 M , H01L 21/304 622 F , H01L 21/304 622 X , H01L 21/90 A , H01L 27/10 621 C , H01L 27/10 621 B

Fターム (63件)：

3C058AA07 , 3C058AA09 , 3C058AB01 , 3C058AB06 , 3C058CA04 , 3C058DA17 , 4M104AA01 , 4M104BB01 , 4M104CC01 , 4M104DD02 , 4M104DD16 , 4M104DD17 , 4M104DD19 , 4M104EE12 , 4M104EE15 , 4M104EE17 , 4M104FF06 , 4M104FF21 , 4M104GG16 , 4M104HH14 , 5F033HH19 , 5F033JJ04 , 5F033JJ05 , 5F033KK01 , 5F033LL04 , 5F033NN05 , 5F033NN29 , 5F033NN31 , 5F033QQ09 , 5F033QQ10 , 5F033QQ13 , 5F033QQ25 , 5F033QQ31 , 5F033QQ37 , 5F033QQ48 , 5F033QQ50 , 5F033RR04 , 5F033RR06 , 5F033RR15 , 5F033SS11 , 5F033SS13 , 5F033SS15 , 5F033TT02 , 5F033VV16 , 5F033WW00 , 5F033XX31 , 5F083AD24 , 5F083AD28 , 5F083AD56 , 5F083GA27 , 5F083JA33 , 5F083JA39 , 5F083JA56 , 5F083MA02 , 5F083MA04 , 5F083MA06 , 5F083MA17 , 5F083MA18 , 5F083MA20 , 5F083PR29 , 5F083PR39 , 5F083PR40 , 5F083ZA12

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