特許

J-GLOBAL ID：200903080040111068

半導体装置の構造およびその製造方法

発明者： 林 喜宏 ,  井上 尚也 ,  小林 壮太
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-161125
公開番号（公開出願番号）：特開平11-008360
出願日： 1997年06月18日
公開日（公表日）： 1999年01月12日
要約：

【要約】【目的】 MOSトランジスタへの金属配線の接続信頼性を確保すると同時に、金属酸化物誘電体膜の劣化なく容量電極膜への金属配線の接続を可能とする半導体装置を形成する。【構成】 強誘電体容量部16上の容量カバー絶縁膜19と第1層目金属(アルミ)配線26との界面およびMOSトランジスタに至る第1のコンタクトホール20の底部のシリコン拡散層と第1層目金属(アルミ)配線26との界面には密着膜(Ti)と第1のバリア膜(TiN)が形成され、容量電極に至る第2のコンタクトホール底部の容量電極膜12,14と第1層目アルミ配線との界面には第2のバリア膜(TiN)23のみが形成され、第1層目アルミ配線26に至るスルーホール28を埋め込む第2層目金属(アルミ)配線30がスパッタ法により形成されている強誘電体メモリ混載ロジックLSIの構造。

請求項（抜粋）：

半導体基板に形成されたソース・ドレイン領域およびゲート電極を有するMOS型トランジスタと、上部容量電極および下部容量電極に金属酸化物誘電体膜が挟まれた容量部と、前記容量部上の容量カバー絶縁膜上の金属配線とから構成される半導体装置において、前記容量カバー絶縁膜と前記金属配線との界面および前記ソース・ドレインあるいはそれらに接続されている導電膜およびゲート電極と前記金属配線との界面には密着金属膜と金属窒化膜のバリア膜が形成され、前記容量電極と前記金属配線との界面には前記金属窒化膜のバリア膜のみが形成されていることを特徴とする半導体装置。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451

FI (5件)：

H01L 27/10 651 ,  H01L 21/28 301 R ,  H01L 27/10 451 ,  H01L 21/90 D ,  H01L 27/04 C