特許
J-GLOBAL ID：200903080049489012
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-100861
公開番号（公開出願番号）：特開平7-312080
出願日： 1994年05月16日
公開日（公表日）： 1995年11月28日
要約：
【要約】【目的】 DRAMにおいて、高速にリードモディファイライトサイクルを実行する。【構成】 指定された行アドレスに対応したワード線を活性化させる行デコーダ21と、この行デコーダ21によって活性化されたワード線に接続されたメモリセルのデータを各ビット線にのせるメモリセルアレイ20と、各ビット線のデータを増幅するセンスアンプ22と、読みだしのために指定された列アドレスを書き込みのタイミングまで記憶しておくコラム制御回路27と、一端がビット線に接続され他端が読みだし線および書き込み線にそれぞれ接続される読みだし用と書き込み用の2つのトランスファゲートを各ビット線毎に有し指定された列アドレスに対応したビット線のデータを読み出すと同時にコラム制御回路27に記憶されている他の列アドレスに対応したビット線にデータを書き込む列デコーダ23とを備えている。
請求項（抜粋）：
行アドレスおよび列アドレスの指定によってデータの読み書きを行う半導体記憶装置であって、指定された行アドレスに対応したワード線を活性化させる行デコーダと、この行デコーダによって活性化されたワード線に接続されたメモリセルのデータを各ビット線にのせるメモリセルアレイと、前記各ビット線のデータを増幅するセンスアンプと、読みだしのために指定された列アドレスを書き込みのタイミングまで記憶しておく列アドレス記憶手段と、一端がビット線に接続され他端が読みだし線および書き込み線にそれぞれ接続される読みだし用と書き込み用の2つのトランスファゲートを各ビット線毎に有し前記指定された列アドレスに対応したビット線のデータを読み出すと同時に前記列アドレス記憶手段に記憶されている他の列アドレスに対応したビット線にデータを書き込む列デコーダとを備えた半導体記憶装置。
IPC (2件)：
G11C 11/401
, G11C 11/413
G11C 11/34 362 C
, G11C 11/34 J
