特許

J-GLOBAL ID：200903080083574681

クロックスキュー低減方法及びクロックスキュー低減方法を記録したコンピュータ読み取り可能な記録媒体

発明者： 楠美 武男
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-019014
公開番号（公開出願番号）：特開2000-222444
出願日： 1999年01月27日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】ハードマクロを含むLSIチップのクロックスキューおよびクロック遅延を低減する。【解決手段】ハードマクロ23を含むLSIで、LSIのクロック端子20からマクロ用クロック端子24、マクロ外のフリップフロップ(FF)グループ22aに対してクロックツリーを生成した後に、ハードマクロに接続されるネット28を切断(a図)し、切断点からハードマクロ23内のクロックバッファ段数分だけLSIのクロック端子20の方に遡ったネット29を検出し、これをマクロ用クロック端子24と接続して新たなネット29a(b図)とすることにより、LSIのクロック端子20からマクロ外のFFグループ22aまでと、マクロ内のFFグループ22bまでのバッファ段数を等しくする。

請求項（抜粋）：

予め内部のクロックスキュー調整がなされたマクロを含むLSIのクロックスキュー低減方法において、LSI用クロック端子と前記LSIに含まれる複数のクロック供給対象回路のクロック入力端および前記マクロのマクロ用クロック端子との間に、遅延値が略等しくなるように負荷を調整されたクロックバッファ回路が所定の縦列段数で枝状に分岐接続してなるクロック信号路を生成する第1の処理と、前記マクロの内部におけるクロック遅延値に略等しい遅延をもたらす前記クロックバッファ回路の縦列接続段数値を獲得する第2の処理と、前記クロックバッファ回路のうち出力端が第1のクロックネットを介して前記マクロ用クロック端子に接続された第1のクロックバッファ回路を初段として前記LSI用クロック端子へ向かって前記前記縦列接続段数値分遡って得られる第2のクロックバッファ回路の入力端に接続される第2のクロックネットを検出して前記マクロ用クロック端子の接続先を前記第1のクロックネットから前記第2のクロックネットへと変更する第3の処理とを含むことを特徴とするクロックスキュー低減方法。

IPC (5件)：

G06F 17/50 ,  G06F 1/10 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

G06F 15/60 658 K ,  G06F 1/04 330 A ,  G06F 15/60 658 U ,  H01L 21/82 W ,  H01L 27/04 D

Fターム (24件)：

5B046AA08 ,  5B046BA04 ,  5B079CC02 ,  5B079CC14 ,  5B079DD06 ,  5B079DD08 ,  5B079DD13 ,  5F038BE10 ,  5F038CA17 ,  5F038CD06 ,  5F038CD08 ,  5F038CD09 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064AA01 ,  5F064BB01 ,  5F064DD04 ,  5F064DD31 ,  5F064EE54 ,  5F064HH03 ,  5F064HH06 ,  5F064HH07 ,  5F064HH12