特許

J-GLOBAL ID：200903080113578300

半導体装置及びその製造方法

発明者： 河野 孝弘
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-058554
公開番号（公開出願番号）：特開2000-260976
出願日： 1999年03月05日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】 安定したゲートトリガー電流値を有し、製造歩留まりが向上するサイリスタ及びその製造方法を提供すること。【解決手段】 n形半導体基板と12、n形半導体基板12下に形成されたp形不純物層11と、n形半導体基板12の上部に拡散工程によって形成されたp形拡散層13と、p形拡散層13の表面領域の一部に拡散工程によって形成されたn形拡散層14とからなり、p形不純物層11の表面領域に形成されたアノード電極Aと、p形拡散層13の表面領域に形成されたゲート電極Gと、n形拡散層14およびp形拡散層13の表面領域に形成されたカソード電極Kとを備えたサイリスタ素子において、ゲート電極Gとカソード電極Kとの間の前記p形拡散層13の表面と前記n形拡散層14の表面に凹部15がエッチングにより形成されている。

請求項（抜粋）：

第1導電形半導体基板と、前記第1導電形形半導体基板上に形成された第2導電形形不純物層と、前記第1導電形形半導体基板上に形成された第2導電形形不純物層と、前記第2導電形拡散層の表面領域の一部に拡散工程によって形成された第1導電形拡散層と、前記第2導電形不純物層の表面領域に形成されたアノード電極と、前記第2導電形拡散層の表面領域に形成されたゲート電極と、前記第1導電形拡散層および前記第2導電形拡散層の表面領域に形成されたカソード電極と、前記ゲート電極と前記カソード電極との間の前記第2導電形拡散層の表面と前記第1導電形拡散層の表面に形成されたくぼみ領域と含むことを特徴とする半導体装置。

IPC (2件)：

H01L 29/74 ,  H01L 21/332

FI (2件)：

H01L 29/74 B ,  H01L 29/74 301

Fターム (6件)：

5F005AC02 ,  5F005AH01 ,  5F005BA02 ,  5F005BB01 ,  5F005BB02 ,  5F005GA01

引用特許：

審査官引用 (2件)

• 特公昭47-043875
  
• 特公昭47-043875