特許

J-GLOBAL ID：200903080218966720

アレイ記憶装置およびその制御方法

発明者： 池田 雅信 ,  小林 正明 ,  ▲高▼本 賢一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-001274
公開番号（公開出願番号）：特開平10-198528
出願日： 1997年01月08日
公開日（公表日）： 1998年07月31日
要約：

【要約】【課題】 アレイ記憶装置における耐故障性能およびデータ入出力性能の向上と、システム構成の容易な変更を可能にする。【解決手段】 マトリックス状に配置される複数の記憶装置180の各々は、複数のインタフェースポート180a,180bを持ち、列方向のバス161〜165および行方向のバス171〜175を介して第1チャネル制御部160および第2チャネル制御部170に接続され、バス161〜165およびバス171〜175の各々に対して互いに排他的接続されるように、RAIDのパリティグループを構成する複数の記憶装置180を選択することでパリティグループ内の複数の記憶装置180に対する並列的なアクセスと、バス接続経路の多重化を実現し、記憶装置180の選択結果は、制御部130の不揮発メモリ134に格納され、操作パネル190を介して随意にパリティグループの初期設定/変更が行われる。

請求項（抜粋）：

各々が複数の入出力ポートを備えた複数の記憶装置と、少なくとも一つの前記記憶装置の複数の前記入出力ポートの各々に接続される複数のバスと、複数の前記バスが、当該バスが接続される前記記憶装置の前記入出力ポート毎に接続され、接続された前記バスを介して前記記憶装置に対して並列的な入出力処理を実行する複数の入出力制御部と、複数のデータブロックおよび当該データブロックから生成される冗長データブロックが分散して格納され、論理的なパリティグループを構成する複数の前記記憶装置の個々の前記入出力ポートが、可能な限り、複数の前記バスに対して互いに排他的に接続されるように前記パリティグループを複数の前記記憶装置に論理的に割り当てるシステム構成制御手段と、を備えたことを特徴とするアレイ記憶装置。

IPC (4件)：

G06F 3/06 540 ,  G06F 3/06 302 ,  G06F 3/06 304 ,  G06F 12/16 320

FI (4件)：

G06F 3/06 540 ,  G06F 3/06 302 J ,  G06F 3/06 304 C ,  G06F 12/16 320 L