特許

J-GLOBAL ID：200903080228878412

半導体メモリセルおよびその形成方法

発明者： 石嶋 俊之
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平2-400553
公開番号（公開出願番号）：特開平6-112433
出願日： 1990年12月06日
公開日（公表日）： 1994年04月22日
要約：

【要約】【構成】1T1Cメモリセルのスイッチングトランジスタのドレイン領域およびソース領域とそれぞれ自己整合的に接続する第一引出し電極および第二引出し電極を設ける。第一引出し電極および第二引出し電極はそれぞれビット線および蓄積電極に接続する。【効果】第一、第二引出し電極とビット線コンタクトおよび容量コンタクト間の目合せ余裕を確保できメモリセルサイズの縮小が可能となる。

請求項（抜粋）：

一つの絶縁ゲート電界効果トランジスタと、一つの積層型容量部とを含む半導体メモリセルにおいて、前記絶縁ゲート電界効果トランジスタのドレイン領域及びビット線とは接続しまたゲート電極とは絶縁膜を介して絶縁分離されかつ前記絶縁ゲート電界効果トランジスタのドレイン領域上を覆いさらにワード線領域上および隣接する,メモリセルの分離領域上まで広がった形状を有する第一引出し電極と、前記絶縁ゲート電界効果トランジスタのソース領域および電荷蓄積電極とは接続しまたゲート電極とは絶縁膜を介して絶縁分離されかつ前記絶縁ゲート電界効果トランジスタのソース領域を覆いさらにワード線領域上および分離領域上まで広がった形状を有しその上前記第一引出し電極と同一導電体膜で形成された第二引出し電極とを設けることを特徴とする半導体メモリセル。

IPC (3件)：

H01L 27/108 ,  H01L 21/28 301 ,  H01L 21/90

引用特許：

審査官引用 (4件)

• 特開昭57-120295
  
• 特開昭63-278363
  
• 特開平2-010867
  
• 特開平1-243573