特許
J-GLOBAL ID：200903080266995546
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平4-250057
公開番号（公開出願番号）：特開平6-104400
出願日： 1992年09月18日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】本発明は、フィン型キャパシタ電極を有するDRAM等の半導体装置の製造方法に関し、素子を作成中にフィン間の接触を防止することができるフィン型キャパシタを有する半導体装置の製造方法の提供を目的とする。【構成】少なくとも、フィン型の蓄積電極を有する2以上のキャパシタを有し、かつそれぞれの蓄積電極35a,35bが、半導体基板21に形成された対応する導電型領域層23a,23bと接続された半導体装置の製造方法であって、隣合う複数の導電型領域層23a,23bがつながるようにポリシリコン膜29a〜29c,32aをパターニングするとともに、下層絶縁膜及び層間絶縁膜を除去する工程と、ポリシリコン膜29a〜29c,32aの表層に形成されたキャパシタ絶縁膜33を介して下層絶縁膜及び層間絶縁膜の除去跡に対向電極となるポリシリコン膜34を埋めこみ、また被覆する工程と、隣合う導電型領域層23a,23bの間の分離すべき領域で、つながっているポリシリコン膜29a〜29c,32aを除去し、互いに分離する工程とを含み構成する。
請求項（抜粋）：
少なくとも、フィン型の蓄積電極を有する2以上のキャパシタを有し、かつそれぞれの蓄積電極が、半導体基板に形成された対応する導電型領域層と接続された半導体装置の製造方法であって、耐エッチング性膜上に直接、又は耐エッチング性膜上の下層絶縁膜を介してポリシリコン膜と層間絶縁膜とを交互に、かつ層間絶縁膜が最上層となるように、それぞれn層形成する工程と、前記耐エッチング性膜と、又は前記耐エッチング性膜及び該耐エッチング性膜上の下層絶縁膜と、前記ポリシリコン膜及び層間絶縁膜とを貫通するコンタクトホールを前記対応する導電型領域層上に形成した後、前記最上層の層間絶縁膜上に第n+1層目のポリシリコン膜を形成し、前記コンタクトホール底部の導電型領域層と接続するとともに、前記コンタクトホールの側壁に露出する前記n層のポリシリコン膜と接続する工程と、隣合う複数の前記導電型領域層がつながるように前記第n+1層目のポリシリコン膜及び前記n層のポリシリコン膜をパターニングするとともに、前記n層の層間絶縁膜を除去し、又は前記n層の層間絶縁膜及び前記下層絶縁膜を除去する工程と、前記ポリシリコン膜の表層にキャパシタ絶縁膜を形成する工程と、前記耐エッチング性膜とポリシリコン膜との間,前記n層のポリシリコン膜間,及び前記第n層目と第n+1層目のポリシリコン膜間に前記キャパシタ絶縁膜を介して対向電極となるポリシリコン膜を埋めこむとともに、前記キャパシタ絶縁膜を介して前記対向電極となるポリシリコン膜により第n+1層目のポリシリコン膜を被覆する工程と、前記隣合う導電型領域層の間の分離すべき領域でつながっている前記第n+1層目のポリシリコン膜及びn層のポリシリコン膜を除去し、互いに分離する工程とを有する半導体装置の製造方法。
IPC (2件)：
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