特許

J-GLOBAL ID：200903080268531296

半導体集積回路装置及びその論理修正方法

発明者： 佐々木 圭治
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-263358
公開番号（公開出願番号）：特開平7-122717
出願日： 1993年10月21日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】 論理LSIの論理修正を行うに当たり、修正箇所が互いに離れていた場合であっても、簡易な方法でこれらを互いに接続させる。【構成】 ゲートアレイ方式のLSIチップ1には、その空き配線領域に、設計当初の論理構成に関与しない予備配線BL,CLが敷設されている。LSIの論理が誤っていた場合、例えば内部論理のゲートG1の入・出力端子を、他の修正箇所に接続させたいのであれば、引出し用の予備配線CL1,CL2を、当該信号線SL1,SL2にレーザCVDによって接続するだけで、当該入・出力端子をゲートG1から離れた修正箇所に引き出すことができる。この結果、レーザCVDによる論理修正用の配線を長く形成する必要がなくなり、作業時間が短縮される。又、空き領域に形成された予備配線は、配線構造の平坦化をも達成する。

請求項（抜粋）：

複数の論理ゲート回路が形成され、これら複数の論理ゲート回路の入・出力端子が配線層に形成された所望のパターンの配線で互いに接続されて所望の論理が構成される半導体集積回路装置において、上記論理ゲート回路の入・出力端子の接続に関与しない予備配線が、当該LSIチップの配線層の空き領域に形成されていることを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/118 ,  H01L 21/3205

FI (2件)：

H01L 21/82 M ,  H01L 21/88 S